JPS62190751A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62190751A JPS62190751A JP61033261A JP3326186A JPS62190751A JP S62190751 A JPS62190751 A JP S62190751A JP 61033261 A JP61033261 A JP 61033261A JP 3326186 A JP3326186 A JP 3326186A JP S62190751 A JPS62190751 A JP S62190751A
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- JP
- Japan
- Prior art keywords
- nmo8
- contact hole
- gate
- present
- electrode
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造に関し、特に相補型絶縁ゲー
ト電界効果トランジスタ（０ＭＯ８）の構造に関する。
ト電界効果トランジスタ（０ＭＯ８）の構造に関する。
０ＭＯ８の構造はＰ型の絶縁ゲート電界効果トランジス
タ（ＰＭＯ８）とＮ型絶縁ゲート電界効果トランジスタ
（ＮＭＯ８）の各々のドレイン電極を接続する事で構成
され、通常はこれらを接続するための配線と、０ＭＯ８
の出力のための配線が兼ねられたものとなっている。即
ち出力のための配線をＰ型の拡散と、Ｎ型の拡散層の両
者にオーミック接触させている。
タ（ＰＭＯ８）とＮ型絶縁ゲート電界効果トランジスタ
（ＮＭＯ８）の各々のドレイン電極を接続する事で構成
され、通常はこれらを接続するための配線と、０ＭＯ８
の出力のための配線が兼ねられたものとなっている。即
ち出力のための配線をＰ型の拡散と、Ｎ型の拡散層の両
者にオーミック接触させている。
上述した従来の０ＭＯ８構造は出力用配線がＰＭＯ８の
ドレイン電極（Ｐ型拡散層）と、ＮＭＯ８のドレイン電
極（Ｎ型拡散層）の接続を行うため、この配線を両波散
層に確実にオーミック接触させる必要がある。実際の製
造プロセスでは各種の誤差が入り込むため、多くのマー
ジンを必要とし、このような場合には、オーミック接触
のためのコンタクトホールのサイズは理想的な時の必要
最小限のものに比べ非常に太き（なってしまいひいては
、０ＭＯ８自身の寸法も大きくなってしまう。この辺の
事情を図を用いて説明する。
ドレイン電極（Ｐ型拡散層）と、ＮＭＯ８のドレイン電
極（Ｎ型拡散層）の接続を行うため、この配線を両波散
層に確実にオーミック接触させる必要がある。実際の製
造プロセスでは各種の誤差が入り込むため、多くのマー
ジンを必要とし、このような場合には、オーミック接触
のためのコンタクトホールのサイズは理想的な時の必要
最小限のものに比べ非常に太き（なってしまいひいては
、０ＭＯ８自身の寸法も大きくなってしまう。この辺の
事情を図を用いて説明する。
第４図は、従来の０ＭＯ８を上面から見た図で説明の都
合上余分な線は省略しである。図中５２゜５３が各々Ｎ
ＭＯ８のドレイン電極へのコンタクトホール、ＰｕＯ２
のドレイン電極へのコンタクトホールを示す。こ＼でλ
は設計上の最少仕置である。本例における各種の設計ル
ールを以下に示す。
合上余分な線は省略しである。図中５２゜５３が各々Ｎ
ＭＯ８のドレイン電極へのコンタクトホール、ＰｕＯ２
のドレイン電極へのコンタクトホールを示す。こ＼でλ
は設計上の最少仕置である。本例における各種の設計ル
ールを以下に示す。
最小コンタクトホール寸法：λＸλ
合せマージン：±λ
コンタクトホールの広がり：片（１１１を大λ異常拡散
：最大λ 合せのマージンは、自合せマークに対してのものである
ため各層間（例えばコンタクトホールとゲートポリシリ
コンの間）ではこの２倍が必要である。実際の場合はプ
ロセスによりさらに詳細なものが必要（例えば、レジス
トのタイプによるパターンの太り、細りなど）であるが
、説明を簡単にするために以上のもので検討する。
：最大λ 合せのマージンは、自合せマークに対してのものである
ため各層間（例えばコンタクトホールとゲートポリシリ
コンの間）ではこの２倍が必要である。実際の場合はプ
ロセスによりさらに詳細なものが必要（例えば、レジス
トのタイプによるパターンの太り、細りなど）であるが
、説明を簡単にするために以上のもので検討する。
この様なルールで設計すると、第４図に示すごとく、各
ドレイン電極に必要最小面積のコンタクトホールλ×λ
を確実に開孔するためには４λＸλのコンタクトホール
が必要である。又図から明らかなように、ＰｕＯ２のゲ
ートとＮＭＯ８のゲートの距離は１４λとなり、高集積
化の大きな障害となってしまう。
ドレイン電極に必要最小面積のコンタクトホールλ×λ
を確実に開孔するためには４λＸλのコンタクトホール
が必要である。又図から明らかなように、ＰｕＯ２のゲ
ートとＮＭＯ８のゲートの距離は１４λとなり、高集積
化の大きな障害となってしまう。
本発明は、ＰｕＯ２及びＮＭＯ８のドレイン電極の上面
をシリサイド化することで、前述した０ＭＯ８の出力電
極取り出し用のコンタクトホールが大きくなるという欠
点を無くし、０ＭＯ８の素子寸法を小さくしようとする
ものである。
をシリサイド化することで、前述した０ＭＯ８の出力電
極取り出し用のコンタクトホールが大きくなるという欠
点を無くし、０ＭＯ８の素子寸法を小さくしようとする
ものである。
本発明によると、相補型絶縁ゲート電界効果トランジス
タにおいてＰ型トランジスタとＮ型トランジスタの各々
のドレイン電極が直接接続されてＰＮ接合を形成し、前
記電極１両トランジスタのゲート電極近傍まで前記ＰＮ
接合をお＼５ようにシリサイドが形成された事を特徴と
する半導体装置を得る。
タにおいてＰ型トランジスタとＮ型トランジスタの各々
のドレイン電極が直接接続されてＰＮ接合を形成し、前
記電極１両トランジスタのゲート電極近傍まで前記ＰＮ
接合をお＼５ようにシリサイドが形成された事を特徴と
する半導体装置を得る。
次に本発明について図面を参照して説明する。
第１図は本発明を絶縁基板上に形成された０ＭＯ８に対
して適用した１実施例の断面斜視図である。図中１２．
１３は各々ＮＭＯ８，ＰＭＯ８のドレイン電極を示し、
両者の上面にシリサイド４１がＮＭＯ８のゲート電極２
１とＰｕＯ２のゲート電極２２の近傍まで形成されてい
る。
して適用した１実施例の断面斜視図である。図中１２．
１３は各々ＮＭＯ８，ＰＭＯ８のドレイン電極を示し、
両者の上面にシリサイド４１がＮＭＯ８のゲート電極２
１とＰｕＯ２のゲート電極２２の近傍まで形成されてい
る。
本発明の構造を実現するための製造例を第３図（ａ）〜
（Ｃ）に示す。本例も絶縁基板上に形成された０ＭＯ８
である。第３図ｔ＝＞は通常の方法で０ＭＯ８のソース
・ドレイン電極を形成した断面を示す。
（Ｃ）に示す。本例も絶縁基板上に形成された０ＭＯ８
である。第３図ｔ＝＞は通常の方法で０ＭＯ８のソース
・ドレイン電極を形成した断面を示す。
第３図（ｂ）は（ａ） ノ上面にチタｙ（Ｔｉ）を約４
００Ｘ蒸着したものである。第３図（Ｃ）は、（ｂ）の
後約８００℃の温度で約ＩＨｒ熱処理し、シリコン（８
１）と接している部分のＴｉ をシリサイド化し、未反
応のＴｉ をエツチング除去した後の図を示す。
００Ｘ蒸着したものである。第３図（Ｃ）は、（ｂ）の
後約８００℃の温度で約ＩＨｒ熱処理し、シリコン（８
１）と接している部分のＴｉ をシリサイド化し、未反
応のＴｉ をエツチング除去した後の図を示す。
こうすることで、ＰｕＯ２，ＮＭＯ８のドレイン電極上
面をチタンシリサイドでお＼５事ができる。
面をチタンシリサイドでお＼５事ができる。
なお本例では、さらにソース電極の上面、ゲート電極の
上面もシリサイド化されている。
上面もシリサイド化されている。
第２図は、第１図の構造の０ＭＯ８に対して配線層とト
ランジスタ層を分離するための層間絶縁膜を付けて配線
とトランジスタの各電標を接続するためにコンタクトホ
ールな開孔したものを上面より１、た図である。ＰｕＯ
２とＮＭＯ８の各ドレイン電極は、シリサイドにより接
続されているため、０ＭＯ８の出力用のコンタクトホー
ル５０はシリサイドに対して必要最小限の寸法で良い。
ランジスタ層を分離するための層間絶縁膜を付けて配線
とトランジスタの各電標を接続するためにコンタクトホ
ールな開孔したものを上面より１、た図である。ＰｕＯ
２とＮＭＯ８の各ドレイン電極は、シリサイドにより接
続されているため、０ＭＯ８の出力用のコンタクトホー
ル５０はシリサイドに対して必要最小限の寸法で良い。
第２図は第４図と同一の設計ルールのものである。
第４図では出力用コンタクトホールが４λ×λが２個必
要であったが、本発明のものではλＸλが１個で良（Ｐ
ｕＯ２のゲート電極間の距離は従来は１４λ必要であっ
たものが、本発明のものでは７λで良く、素子の小型化
がはかれる。
要であったが、本発明のものではλＸλが１個で良（Ｐ
ｕＯ２のゲート電極間の距離は従来は１４λ必要であっ
たものが、本発明のものでは７λで良く、素子の小型化
がはかれる。
以上説明したように本発明はＣＭ ０８において、Ｐｕ
Ｏ２とＮＭＯ８の各ドレイン電極の上面をシリサイド化
しこれにより、各ドレイン電極の接続を行うことで、０
ＭＯ８の出力用のコンタクトホールの寸法を小さくし、
０ＭＯ８を用いた集積回路の高集積化をはかる効果があ
る。
Ｏ２とＮＭＯ８の各ドレイン電極の上面をシリサイド化
しこれにより、各ドレイン電極の接続を行うことで、０
ＭＯ８の出力用のコンタクトホールの寸法を小さくし、
０ＭＯ８を用いた集積回路の高集積化をはかる効果があ
る。
なお本発明の実施例においては絶縁基板上の０ＭＯ８に
ついて説明を行ったが、通常のバルクシリコンを用いた
０ＭＯ８に於ても同様の効果がある。
ついて説明を行ったが、通常のバルクシリコンを用いた
０ＭＯ８に於ても同様の効果がある。
第１図は本発明の一実施例を示す断面斜視図、第２図は
け第１図のもの罠対して層間絶縁膜を付けてコンタクト
ホールを開孔１．ｆｃ後の上面図、第３図は本発明を実
現するための製造工程を示す断面図、第４図は従来の構
造を示す上面図である。 １１・・・・・・ＮＭＯ８のソース電極、１２・・・・
・・ＮＭＯ８電極、１３・・・・・・Ｐ Ｍ ＯＳのド
レイン電極、１４・・・・・・ＰｕＯ２のソース電極、
２１・−・・・・ＰｕＯ２のゲート、２２・・・・・・
Ｎ Ｍ ０８のゲート、３１・−・・・・ＮＭＯ８ゲー
ト酸化膜、３２・・・・・・ｆ’ＭＯ８ゲート酸化膜、
４０・・・・・・テタ／、４１・・・・・・７リサイド
、５０−・・・・・出力用コンタクトホール、５１・−
・・・・ＮＭＯ８ソース電極のコンタクトホール、５２
・・中・・・ＮＭＯ８ドレイン電極のコンタクトホール
、５３・・・・・・ＰＭＯ８ドレイン電極のコンタクト
ホール、５４・・・・・・ＰＭ０８ソース電極のコンタ
クトホール、６０・・・・・・絶縁基板。 茅 １ 回 （ｂ） シフ１＋ｒＡド 序 ３ 凹 ＄ ４ 図
け第１図のもの罠対して層間絶縁膜を付けてコンタクト
ホールを開孔１．ｆｃ後の上面図、第３図は本発明を実
現するための製造工程を示す断面図、第４図は従来の構
造を示す上面図である。 １１・・・・・・ＮＭＯ８のソース電極、１２・・・・
・・ＮＭＯ８電極、１３・・・・・・Ｐ Ｍ ＯＳのド
レイン電極、１４・・・・・・ＰｕＯ２のソース電極、
２１・−・・・・ＰｕＯ２のゲート、２２・・・・・・
Ｎ Ｍ ０８のゲート、３１・−・・・・ＮＭＯ８ゲー
ト酸化膜、３２・・・・・・ｆ’ＭＯ８ゲート酸化膜、
４０・・・・・・テタ／、４１・・・・・・７リサイド
、５０−・・・・・出力用コンタクトホール、５１・−
・・・・ＮＭＯ８ソース電極のコンタクトホール、５２
・・中・・・ＮＭＯ８ドレイン電極のコンタクトホール
、５３・・・・・・ＰＭＯ８ドレイン電極のコンタクト
ホール、５４・・・・・・ＰＭ０８ソース電極のコンタ
クトホール、６０・・・・・・絶縁基板。 茅 １ 回 （ｂ） シフ１＋ｒＡド 序 ３ 凹 ＄ ４ 図
Claims (1)
- 半導体層にＰ型およびＮ型の絶縁ゲートトランジスタが
形成され、これらトランジスタの各々のドレイン領域は
ＰＮ接合を形成し、さらに前記ＰＮ接合をおゝうように
シリサイドが形成されている事を特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61033261A JPS62190751A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61033261A JPS62190751A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190751A true JPS62190751A (ja) | 1987-08-20 |
Family
ID=12381574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61033261A Pending JPS62190751A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190751A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037617A (en) * | 1997-02-03 | 2000-03-14 | Nec Corporation | SOI IGFETs having raised integration level |
| JP2002231951A (ja) * | 2001-01-29 | 2002-08-16 | Sony Corp | 半導体装置およびその製造方法 |
| US8188537B2 (en) | 2008-01-29 | 2012-05-29 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8372713B2 (en) | 2008-01-29 | 2013-02-12 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
| JPWO2015137081A1 (ja) * | 2014-03-11 | 2017-04-06 | 国立研究開発法人産業技術総合研究所 | トンネル電界効果トランジスタによる集積回路及びその製造方法 |
| US9748244B2 (en) | 2011-12-19 | 2017-08-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176264A (ja) * | 1984-02-23 | 1985-09-10 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-02-17 JP JP61033261A patent/JPS62190751A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176264A (ja) * | 1984-02-23 | 1985-09-10 | Toshiba Corp | 半導体装置の製造方法 |
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| US6037617A (en) * | 1997-02-03 | 2000-03-14 | Nec Corporation | SOI IGFETs having raised integration level |
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| US8343835B2 (en) | 2008-01-29 | 2013-01-01 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
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| JPWO2015137081A1 (ja) * | 2014-03-11 | 2017-04-06 | 国立研究開発法人産業技術総合研究所 | トンネル電界効果トランジスタによる集積回路及びその製造方法 |
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