JPS62130438A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS62130438A JPS62130438A JP27050885A JP27050885A JPS62130438A JP S62130438 A JPS62130438 A JP S62130438A JP 27050885 A JP27050885 A JP 27050885A JP 27050885 A JP27050885 A JP 27050885A JP S62130438 A JPS62130438 A JP S62130438A
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- JP
- Japan
- Prior art keywords
- address
- memory
- data
- cpu
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ｃｐｕと外部装置との間で情報を交換するメモリにおい
て、ＣＰＵ側から第１のアドレスを指定することによっ
て、ＣＰＵからデータとして与えられるメモリの実アド
レスをレジスタに保持し、その後第２のアドレスを指定
することによってそのデータによって指示されるアドレ
スにデータの読み出しまたは書き込みを行うことによっ
て、メモリへのアクセスを行う。
て、ＣＰＵ側から第１のアドレスを指定することによっ
て、ＣＰＵからデータとして与えられるメモリの実アド
レスをレジスタに保持し、その後第２のアドレスを指定
することによってそのデータによって指示されるアドレ
スにデータの読み出しまたは書き込みを行うことによっ
て、メモリへのアクセスを行う。
本発明はＣＰＵ （中央処理装置）と外部装置との間で
情報を交換するメモリをアクセスする方式に係り、特に
ＣＰＵ側からこのメモリを効率的にアクセスすることが
できるメモリアクセス方式に関するものである。
情報を交換するメモリをアクセスする方式に係り、特に
ＣＰＵ側からこのメモリを効率的にアクセスすることが
できるメモリアクセス方式に関するものである。
ＣＰＵと外部装置の間にメモリを介在させて、外部装置
から書き込んだ情報をＣＰＵ側から読み取り、またはＣ
ＰＵから書き込んだ情報を外部装置側で読み取る方式は
、従来多く用いられている。
から書き込んだ情報をＣＰＵ側から読み取り、またはＣ
ＰＵから書き込んだ情報を外部装置側で読み取る方式は
、従来多く用いられている。
この場合、ＣＰＵ側からこのメモリに対して、なるべく
効率的にアクセスできることが要望される。
効率的にアクセスできることが要望される。
第３図はこのような場合における従来のメモリアクセス
方式を示したものである。同図は一面メモリインクフェ
ースの場合を示し、メモリアクセス面制御信号によって
２−１セレクタ１が外部装置２とメモリ３とを接続して
いるときは、メモリ３からのデータ読み出し時には外部
装置からのアドレスＡＤＲ、チップセレクト信号Ｃ３が
セレクタ１に与えられ、データ書き込み時にはさらに外
部装置からライトイネーブル信号−Ｅがセレクタ１に与
えられ、これらの信号はセレクタ１を介してそのままメ
モリ３に与えられ、これによってメモリ３の実アドレス
０−Ｌで、外部装置２との間でデータＤＡＴＡの読み出
し／書き込み動作が行われる。
方式を示したものである。同図は一面メモリインクフェ
ースの場合を示し、メモリアクセス面制御信号によって
２−１セレクタ１が外部装置２とメモリ３とを接続して
いるときは、メモリ３からのデータ読み出し時には外部
装置からのアドレスＡＤＲ、チップセレクト信号Ｃ３が
セレクタ１に与えられ、データ書き込み時にはさらに外
部装置からライトイネーブル信号−Ｅがセレクタ１に与
えられ、これらの信号はセレクタ１を介してそのままメ
モリ３に与えられ、これによってメモリ３の実アドレス
０−Ｌで、外部装置２との間でデータＤＡＴＡの読み出
し／書き込み動作が行われる。
次にセレクタ１がＣＰＵ側とメモリ３とを接続している
ときは、データ読み出し時にはＣＰＵハス４におけるア
ドレスバス６を経てアドレスＡＤＲがセレクタ１に入力
されるとともに、アドレスバス６からアドレスデコーダ
８にアドレスが与えられ、これによってアドレスデコー
ダ８を介してチップセレクト信号Ｃ３がセレクタ１に入
力される。
ときは、データ読み出し時にはＣＰＵハス４におけるア
ドレスバス６を経てアドレスＡＤＲがセレクタ１に入力
されるとともに、アドレスバス６からアドレスデコーダ
８にアドレスが与えられ、これによってアドレスデコー
ダ８を介してチップセレクト信号Ｃ３がセレクタ１に入
力される。
これらの信号はセレクタ１を経てメモリ３に与えられ、
これによってメモリ３からデータＤＡＴＡがセレクタ１
を経てデータバス５に読み出される。
これによってメモリ３からデータＤＡＴＡがセレクタ１
を経てデータバス５に読み出される。
またデータ書き込み時には、さらにコントロールバス７
からコントロール信号がライトイネーブル（ＷＥ）発生
器９に与えられ、これによってライトイネーブル発生器
９からライトイネーブル信号−Ｅがセレクタ１を経てメ
モリ３に入力される。これによってデータバスにおける
データＤＡＴＡがメモリ１に書き込まれる。
からコントロール信号がライトイネーブル（ＷＥ）発生
器９に与えられ、これによってライトイネーブル発生器
９からライトイネーブル信号−Ｅがセレクタ１を経てメ
モリ３に入力される。これによってデータバスにおける
データＤＡＴＡがメモリ１に書き込まれる。
このように第３図に示された従来方式では、メモリ３は
外部装置側の実アドレスがＯ−Ｌであるのに対して、Ｃ
ＰＵのアドレス空間はＭ−Ｎの領域を占め、ＣＰＵから
直接読み出し／書き込み動作が行われるようになってい
る。
外部装置側の実アドレスがＯ−Ｌであるのに対して、Ｃ
ＰＵのアドレス空間はＭ−Ｎの領域を占め、ＣＰＵから
直接読み出し／書き込み動作が行われるようになってい
る。
第３図に示された従来のメモリアクセス方式においては
、メモリはＣＰＵのメモリ空間を直接占有する。従って
このメモリが大容量の場合は、ＣＰＵ側のアドレス空間
が大きく制約されるとともに、外部装置からアクセスす
る場合のメモリの実アドレス０−Ｌと、ＣＰＵ側からア
クセスする場合のＣＰＵアドレス空間上のアドレスＭ−
Ｎとが相違するという問題があった。
、メモリはＣＰＵのメモリ空間を直接占有する。従って
このメモリが大容量の場合は、ＣＰＵ側のアドレス空間
が大きく制約されるとともに、外部装置からアクセスす
る場合のメモリの実アドレス０−Ｌと、ＣＰＵ側からア
クセスする場合のＣＰＵアドレス空間上のアドレスＭ−
Ｎとが相違するという問題があった。
本発明においては、このような問題点を解決するため第
１図に示すような原理的構成を具える。
１図に示すような原理的構成を具える。
すなわちＣＰＵ（１０１）と外部装置との間で情報を交
換するメモリ （１０２）に対してＣＰＵ（１０１）が
アクセスする方式において、 １０３はレジスタであって、ＣＰＵ（１０１）が第１の
アドレスを指定することによってＣＰＵ（１０■）から
与えられるメモリ （１０２）の実アドレスを表すデー
タを保持し、 その後にＣＰＵ（１０１）が第２のアドレスを指定する
ことによってレジスタ（１０３）に保持されたデータに
より指示されるメモリ （１０２）上の実アドレスへデ
ータの読み出しまたは書き込みが行われ、ＣＰＵからメ
モリへのアクセスが実行される。
換するメモリ （１０２）に対してＣＰＵ（１０１）が
アクセスする方式において、 １０３はレジスタであって、ＣＰＵ（１０１）が第１の
アドレスを指定することによってＣＰＵ（１０■）から
与えられるメモリ （１０２）の実アドレスを表すデー
タを保持し、 その後にＣＰＵ（１０１）が第２のアドレスを指定する
ことによってレジスタ（１０３）に保持されたデータに
より指示されるメモリ （１０２）上の実アドレスへデ
ータの読み出しまたは書き込みが行われ、ＣＰＵからメ
モリへのアクセスが実行される。
本発明のメモリアドレス方式では、メモリをアドレスす
るための実アドレス保持用レジスタのアドレスとデータ
入出力用のアドレスとの２つのアドレスのみを用いてＣ
ＰＵからメモリをアクセスするようにしたので、外部装
置と情報交換を行うメモリが大容量であっても、このメ
モリが、ＣＰＵのメモリ空間をそのまま占有してしまう
ことがなく、ＣＰＵのアドレス空間を有効に利用するこ
とができるようになるとともに、ＣＰＵの意識するメモ
リのアドレスと、外部装置がメモリにアクセスする実ア
ドレスとを一致させることができる。
るための実アドレス保持用レジスタのアドレスとデータ
入出力用のアドレスとの２つのアドレスのみを用いてＣ
ＰＵからメモリをアクセスするようにしたので、外部装
置と情報交換を行うメモリが大容量であっても、このメ
モリが、ＣＰＵのメモリ空間をそのまま占有してしまう
ことがなく、ＣＰＵのアドレス空間を有効に利用するこ
とができるようになるとともに、ＣＰＵの意識するメモ
リのアドレスと、外部装置がメモリにアクセスする実ア
ドレスとを一致させることができる。
第２図は本発明のメモリアクセス方式の一実施例を示し
、第３図に示された従来方式の場合と同様に、−面メモ
リインタフェースの場合を例示しており、第２図におけ
ると同じ部分を同じ番号で示し、１１はアドレスレジス
タ、１２はアドレスレジスタ用アドレスデコーダ、１３
はデータ用アドレスデコーダである。
、第３図に示された従来方式の場合と同様に、−面メモ
リインタフェースの場合を例示しており、第２図におけ
ると同じ部分を同じ番号で示し、１１はアドレスレジス
タ、１２はアドレスレジスタ用アドレスデコーダ、１３
はデータ用アドレスデコーダである。
第２図において、メモリアクセス面制御信号によって２
−１セレクタ１が外部装置２とメモリ３とを接続してい
るときは、第３図に示された従来の場合と同様にして、
メモリ３の実アドレスＯ−Ａで、外部装置２との間で読
み出し／書き込み動作が行われる。
−１セレクタ１が外部装置２とメモリ３とを接続してい
るときは、第３図に示された従来の場合と同様にして、
メモリ３の実アドレスＯ−Ａで、外部装置２との間で読
み出し／書き込み動作が行われる。
次に、セレクタ１がＣＰＵ側とメモリ３とを接続してい
るときの動作は、次のようにして行われる。
るときの動作は、次のようにして行われる。
すなわちデータ読み出し時には、最初のシーケンスでＣ
ＰＵハス４におけるデータバスを経てＣＰＵがアクセス
すべきメモリ上のアドレスがデータとしてアドレスレジ
スタ１１に与えられるとともに、アドレスレジスタ用ア
ドレスデコーダ１２に対して、アドレスバスからアドレ
スＡが与えられる。
ＰＵハス４におけるデータバスを経てＣＰＵがアクセス
すべきメモリ上のアドレスがデータとしてアドレスレジ
スタ１１に与えられるとともに、アドレスレジスタ用ア
ドレスデコーダ１２に対して、アドレスバスからアドレ
スＡが与えられる。
アドレスレジスタ用アドレスデコーダ１２はアドレスＡ
を変換してチップセレクト信号Ｃ３を発生してアドレス
レジスタ】１に与え、これによってデータバスにおける
アドレスを表すデータがアドレスレジスタ１１にラッチ
され、これによってアドレスレジスタ１１からアドレス
ＡＤＲがメモリ３１；与えられる。次のシーケンスで、
アドレスバスを介してアドレスＢがデータ用アドレスデ
コーダ１３に与えられ、データ用アドレスデコーダ１３
はこれを変換してチップセレクトＣ５を発生する。これ
らの信号はセレクタｌを経てメモリ１に与えられて、メ
モリ１におけるデータＤＡＴＡがデータバスに読み出さ
れる。
を変換してチップセレクト信号Ｃ３を発生してアドレス
レジスタ】１に与え、これによってデータバスにおける
アドレスを表すデータがアドレスレジスタ１１にラッチ
され、これによってアドレスレジスタ１１からアドレス
ＡＤＲがメモリ３１；与えられる。次のシーケンスで、
アドレスバスを介してアドレスＢがデータ用アドレスデ
コーダ１３に与えられ、データ用アドレスデコーダ１３
はこれを変換してチップセレクトＣ５を発生する。これ
らの信号はセレクタｌを経てメモリ１に与えられて、メ
モリ１におけるデータＤＡＴＡがデータバスに読み出さ
れる。
またデータ書き込み時にはさらにコントロールバスを経
て、コントロール信号がライトイネーブル（―Ｅ）発生
器９に与えられ、これによってライトイネーブル発生器
９からライトイネーブル信号ＷＥがセレクタ１を経てメ
モリ３に入力される。これによってデータハ゛スにおけ
るデータＤＡＴＡがセレクタ１を経てメモリ３に書き込
まれる。
て、コントロール信号がライトイネーブル（―Ｅ）発生
器９に与えられ、これによってライトイネーブル発生器
９からライトイネーブル信号ＷＥがセレクタ１を経てメ
モリ３に入力される。これによってデータハ゛スにおけ
るデータＤＡＴＡがセレクタ１を経てメモリ３に書き込
まれる。
このように本発明のメモリアドレス方式では、メモリが
ＣＰＵ側に接続された状態では、ＣＰＵ側のアドレス空
間には、メモリにアクセスするための実アドレスを指示
するアドレスＡと、メモリにデータを入出力するための
アドレスＢとを設定し、またアドレスレジスタにはＣＰ
Ｕから指示されたメモリアクセス用の実アドレスを保持
しておき、ＣＰＵはまずアドレスＡでメモリアクセス用
実アドレスをデータとしてアドレスレジスタに書き込み
、メモリ３はこのレジスタに保持された実アドレスでア
ドレッシングされる。次にＣＰＵはアドレスＢでメモリ
の読み出しまたは書き込みを行うことにより、指示した
メモリの実アドレス部へのアクセスを行うことができる
。
ＣＰＵ側に接続された状態では、ＣＰＵ側のアドレス空
間には、メモリにアクセスするための実アドレスを指示
するアドレスＡと、メモリにデータを入出力するための
アドレスＢとを設定し、またアドレスレジスタにはＣＰ
Ｕから指示されたメモリアクセス用の実アドレスを保持
しておき、ＣＰＵはまずアドレスＡでメモリアクセス用
実アドレスをデータとしてアドレスレジスタに書き込み
、メモリ３はこのレジスタに保持された実アドレスでア
ドレッシングされる。次にＣＰＵはアドレスＢでメモリ
の読み出しまたは書き込みを行うことにより、指示した
メモリの実アドレス部へのアクセスを行うことができる
。
以上説明したように本発明のメモリアクセス方式によれ
ば、メモリへアクセスするためのアドレスとして、実ア
ドレス指示用アドレスとデータ入出力用アドレスの２つ
があればよく、従ってメモリが大容量であっても、ＣＰ
Ｕのアドレス空間をそのまま占有してしまうことがない
。
ば、メモリへアクセスするためのアドレスとして、実ア
ドレス指示用アドレスとデータ入出力用アドレスの２つ
があればよく、従ってメモリが大容量であっても、ＣＰ
Ｕのアドレス空間をそのまま占有してしまうことがない
。
また本発明では、ＣＰＵがアドレスＢで指示するメモリ
のアクセスアドレスがメモリの実アドレスとなるため、
外部装置がメモリにアクセスするときの物理的アドレス
と、ＣＰＵ側が認識するデータのアドレスとを一致させ
ることができる。
のアクセスアドレスがメモリの実アドレスとなるため、
外部装置がメモリにアクセスするときの物理的アドレス
と、ＣＰＵ側が認識するデータのアドレスとを一致させ
ることができる。
第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の構成を示す図、第３図は従来のメモリアク
セス方式を示す図である。 １−セレクタ、 ２−・−外部装置、 ３− メモリ、 ４−ＣＰ Ｕハス、 ５−・−データバス、 ６−アドレスバス、 ７−コントロールハス、 ８−アドレスデコーダ、 ９−ライトイネーブル（ＷＥ）発生器、１１−・アドレ
スレジスタ、
の一実施例の構成を示す図、第３図は従来のメモリアク
セス方式を示す図である。 １−セレクタ、 ２−・−外部装置、 ３− メモリ、 ４−ＣＰ Ｕハス、 ５−・−データバス、 ６−アドレスバス、 ７−コントロールハス、 ８−アドレスデコーダ、 ９−ライトイネーブル（ＷＥ）発生器、１１−・アドレ
スレジスタ、
Claims (1)
- 【特許請求の範囲】 中央処理装置（以下ＣＰＵと略す）（１０１）と外部装
置との間で情報を交換するメモリ（１０２）に対してＣ
ＰＵ（１０１）がアクセスする方式において、 ＣＰＵ（１０１）から与えられるデータを保持するレジ
スタ（１０３）を設け、 ＣＰＵ（１０１）が第１のアドレスを指定することによ
つて該レジスタ（１０３）にＣＰＵ（１０１）から与え
られる前記メモリ（１０２）の実アドレスを表すデータ
を保持し、 その後にＣＰＵ（１０１）が第２のアドレスを指定する
ことによつて前記レジスタ（１０３）に保持されたデー
タにより指示される前記メモリ（１０２）の実アドレス
へアクセスすることを特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27050885A JPS62130438A (ja) | 1985-11-30 | 1985-11-30 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27050885A JPS62130438A (ja) | 1985-11-30 | 1985-11-30 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130438A true JPS62130438A (ja) | 1987-06-12 |
Family
ID=17487222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27050885A Pending JPS62130438A (ja) | 1985-11-30 | 1985-11-30 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130438A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824954A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | アドレス制御方式 |
-
1985
- 1985-11-30 JP JP27050885A patent/JPS62130438A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5824954A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | アドレス制御方式 |
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