JPH0566992A - Ｅｅｐｒｏｍのデータアクセス方式 - Google Patents

Ｅｅｐｒｏｍのデータアクセス方式

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Publication number
JPH0566992A
JPH0566992A JP22676891A JP22676891A JPH0566992A JP H0566992 A JPH0566992 A JP H0566992A JP 22676891 A JP22676891 A JP 22676891A JP 22676891 A JP22676891 A JP 22676891A JP H0566992 A JPH0566992 A JP H0566992A
Authority
JP
Japan
Prior art keywords
eeprom
data
cpu
static ram
bus
Prior art date
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Pending
Application number
JP22676891A
Other languages
English (en)
Inventor
Akihiko Yamaguchi
昭彦 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0566992A publication Critical patent/JPH0566992A/ja
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Abstract

(57)【要約】 【目的】ＣＰＵが、ＥＥＰＲＯＭが持つデータ書き込み
操作に関する物理的制約を意識する事なしに、ＥＥＰＲ
ＯＭにデータを書き込むことが出来るようにする。 【構成】ＥＥＰＲＯＭ３はデータを記憶するために用い
られ、ＣＰＵ１はこのＥＥＰＲＯＭ３上のデータにアク
セスする。スタティックＲＡＭ４はＥＰＲＯＭ３のデー
タと全く同一のデータを記憶しＣＰＵ１から常に読み書
きが行える。ＥＥＰＲＯＭ制御部２はスタティックＲＡ
Ｍ４のデータとＥＥＰＲＯＭ３のデータとの受け渡しを
制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＰＵを有するディジタ
ル回路に関し、特にＥＥＰＲＯＭを記憶素子として使用
する回路におけるＥＥＰＲＯＭのデータアクセス方式に
関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭを記憶素子として使用する
従来のＣＰＵを有するディジタル回路では、ＣＰＵがＥ
ＥＰＲＯＭに記憶されたデータを直接アクセスしてい
る。
【０００３】
【発明が解決しようとする課題】上述したように、ＥＥ
ＰＲＯＭを記憶素子として使用する従来のディジタル回
路では、ＣＰＵがＥＥＰＲＯＭに記憶されたデータを直
接アクセスしている為、ＥＥＰＲＯＭにデータを書き込
む時、ＥＥＰＲＯＭの特性上、バイトライトに関して言
えばスタティックＲＡＭの１０万倍程度の時間を要す
る。従って、ＣＰＵがＥＥＰＲＯＭに書き込み処理を行
う頻度が多ければ多い程、全体の処理時間が長くなると
いう問題点があった。
【０００４】
【課題を解決するための手段】本発明のＥＥＰＲＯＭの
データアクセス方式は、データを記憶するためのＥＥＰ
ＲＯＭと、このＥＥＰＲＯＭ上のデータをアクセスする
ＣＰＵと、前記ＥＥＰＲＯＭのデータと全く同一のデー
タを記憶し前記ＣＰＵから常に読み書きの行えるスタテ
ィックＲＡＭと、このスタティックＲＡＭのデータと前
記ＥＥＰＲＯＭのデータとの受け渡しを制御するＥＥＰ
ＲＯＭ制御部とを有する構成である。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
【０００６】図１は本発明の一実施例のブロック図であ
る。１はＣＰＵ、２はＥＥＰＲＯＭ制御部、３はＥＥＰ
ＲＯＭ、４はスタティックＲＡＭである。スタティック
ＲＡＭ４はＣＰＵ１のアドレスバス及びデータバスと直
接接続されている。ＥＥＰＲＯＭ３のアドレスバス及び
データバスは、ＥＥＰＲＯＭ制御部２を介しＣＰＵ１の
各バスに接続されている。
【０００７】次に、ＣＰＵ１からＥＥＰＲＯＭ３への書
き込み動作について説明する。ＥＥＰＲＯＭ制御部２は
ＣＰＵ１から発生する書き込みデータ及びアドレスを一
時的にスタックするメモリを有しており、最初に書かれ
たデータから逐次、ＥＥＰＲＯＭ３の書き込み仕様に従
い指定アドレスに書き込んでいく。同時に、ＣＰＵ１と
直接バスで接続されているスタティックＲＡＭ４に同じ
データが書き込まれる。
【０００８】次に、ＣＰＵ１からＥＥＰＲＯＭ３上のデ
ータの読み込み動作について説明する。通常ＣＰＵ１か
らＥＥＰＲＯＭ３のデータを読み込む場合、ＣＰＵ１と
直接バスで接続されているスタティックＲＡＭ４のデー
タを読み込む。即ち間接的にＥＥＰＲＯＭ３のデータを
読み込むことになる。
【０００９】ここでＥＥＰＲＯＭ３の実際のデータを読
み込みたい場合は、ＣＰＵ１からＥＥＰＲＯＭ３のデー
タを直接読み込む為のアドレスを発生する。これを受け
たＥＥＰＲＯＭ制御部２はＥＥＰＲＯＭ３の指定アドレ
スをデコードし、得られたＥＥＰＲＯＭ３のデータをＣ
ＰＵ１が接続されているデータバスに出力する。図２に
ＣＰＵ１から見たメモリマップの一例を示す。
【００１０】次に、スタティックＲＡＭ４の初期設定に
ついて説明する。本発明の回路が起動したときスタティ
ックＲＡＭ４のデータは不定である。従って、ＥＥＰＲ
ＯＭ３のデータを複写する必要がある。その場合ＣＰＵ
１は上述したように、ＥＥＰＲＯＭ制御部２を介しＥＥ
ＰＲＯＭ３の実際のデータを読み込み、そのデータをス
タティックＲＡＭ４に書き込んでスタティックＲＡＭ４
のデータを初期化する。
【００１１】この時ＥＥＰＲＯＭ制御部２は、ＥＥＰＲ
ＯＭ３へのデータの書き込みは行わない。即ちＥＥＰＲ
ＯＭ制御部２はＥＥＰＲＯＭ３への書き込みをしない機
能を有している。この設定はＣＰＵ１により設定され
る。
【００１２】
【発明の効果】以上説明したように本発明は、ＥＥＰＲ
ＯＭのメモリ空間をスタティックＲＡＭに置き換えるこ
とにより、ＥＥＰＲＯＭが持つデータ書き込み操作に関
する物理的制約を意識する事なしに、ＣＰＵがＥＥＰＲ
ＯＭにデータを書き込むことが出来るようになる為、Ｃ
ＰＵが行う全体の処理速度が向上するという効果があ
る。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】図１におけるＣＰＵから見たメモリマップの一
例を示す図である。
【符号の説明】
１ ＣＰＵ ２ ＥＥＰＲＯＭ制御部 ３ ＥＥＰＲＯＭ ４ スタティックＲＡＭ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 データを記憶するためのＥＥＰＲＯＭ
    と、このＥＥＰＲＯＭ上のデータをアクセスするＣＰＵ
    と、前記ＥＥＰＲＯＭのデータと全く同一のデータを記
    憶し前記ＣＰＵから常に読み書きの行えるスタティック
    ＲＡＭと、このスタティックＲＡＭのデータと前記ＥＥ
    ＰＲＯＭのデータとの受け渡しを制御するＥＥＰＲＯＭ
    制御部とを有することを特徴とするＥＥＰＲＯＭのデー
    タアクセス方式。
JP22676891A 1991-09-06 1991-09-06 Ｅｅｐｒｏｍのデータアクセス方式 Pending JPH0566992A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22676891A JPH0566992A (ja) 1991-09-06 1991-09-06 Ｅｅｐｒｏｍのデータアクセス方式

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Application Number Priority Date Filing Date Title
JP22676891A JPH0566992A (ja) 1991-09-06 1991-09-06 Ｅｅｐｒｏｍのデータアクセス方式

Publications (1)

Publication Number Publication Date
JPH0566992A true JPH0566992A (ja) 1993-03-19

Family

ID=16850312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22676891A Pending JPH0566992A (ja) 1991-09-06 1991-09-06 Ｅｅｐｒｏｍのデータアクセス方式

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JP (1) JPH0566992A (ja)

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