JPS62130542A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
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- JPS62130542A JPS62130542A JP27065685A JP27065685A JPS62130542A JP S62130542 A JPS62130542 A JP S62130542A JP 27065685 A JP27065685 A JP 27065685A JP 27065685 A JP27065685 A JP 27065685A JP S62130542 A JPS62130542 A JP S62130542A
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- hole
- layer
- holes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体集積回路装置の多層配線の形成方法
に関するものである。
に関するものである。
（従来の技術）
従来の多層配線の形成方法をＤＲＡＭを例にと９第２図
に示す。
に示す。
第２図（ａ）は、シリコン基板１の光面部ＫＬＯＣＯ８
法で選択的にフィールド酸化膜２を形成した後、アクテ
ィブ領域の基板部にｙ−ト絶縁膜３とダート電極４さら
にはソース・ドレイン拡散層５，６を形成し、さらに中
間絶縁膜としてのＰＳＧ膜７をＣＶＤ法で全面に堆積さ
せた後、このＰＳＧ膜７に前記ドレイン拡散層６上にて
コンタクト孔８を開孔した状態を示す。
法で選択的にフィールド酸化膜２を形成した後、アクテ
ィブ領域の基板部にｙ−ト絶縁膜３とダート電極４さら
にはソース・ドレイン拡散層５，６を形成し、さらに中
間絶縁膜としてのＰＳＧ膜７をＣＶＤ法で全面に堆積さ
せた後、このＰＳＧ膜７に前記ドレイン拡散層６上にて
コンタクト孔８を開孔した状態を示す。
以後の工程が多層配線工程で、まず、ス・ゼツタ法によ
るＡＪ −Ｓ ｉ膜の０．６μｍ厚の堆積と７オトリソ
エ程により、第２図（ｂ）に示すように、前記コンタク
ト孔８を介して前記ドレイン拡散層６に接続される１層
目配線９（ビットライン）を形成する。
るＡＪ −Ｓ ｉ膜の０．６μｍ厚の堆積と７オトリソ
エ程により、第２図（ｂ）に示すように、前記コンタク
ト孔８を介して前記ドレイン拡散層６に接続される１層
目配線９（ビットライン）を形成する。
その後、１層目配線９と２層目配線の層間絶縁膜として
ＰＳＧ膜１０を０．７μｍ厚に堆積させた後、このＰＳ
ＧｉｌＯに反応性イオンエツチング（ＲＩＥ）法でスル
ーホール１１を前記１層目配線９上にて形成する。
ＰＳＧ膜１０を０．７μｍ厚に堆積させた後、このＰＳ
ＧｉｌＯに反応性イオンエツチング（ＲＩＥ）法でスル
ーホール１１を前記１層目配線９上にて形成する。
その後、ス・ぞツタ法によるＡＩ膜の厚さ１．０μｍの
堆積とフォトリソ工程により、第２図（ｃ）に示すよう
に、前記スルーホール１１を介して前記１層目配線９に
接続される２層目配線１２を形成する。
堆積とフォトリソ工程により、第２図（ｃ）に示すよう
に、前記スルーホール１１を介して前記１層目配線９に
接続される２層目配線１２を形成する。
その後、再度層間絶縁膜としてＰＳＧ膜１３を堆積させ
た後、このＰＳＧ膜１３に前記２層目配線１２上にてス
ルーホール１４を前記と同様な方法で開け、さらにこの
スルーホール１４を介して２層目配線１２と接続される
３層目配線１５を前記２層目配線１２と同様な方法で形
成する。
た後、このＰＳＧ膜１３に前記２層目配線１２上にてス
ルーホール１４を前記と同様な方法で開け、さらにこの
スルーホール１４を介して２層目配線１２と接続される
３層目配線１５を前記２層目配線１２と同様な方法で形
成する。
（発明が解決しようとする問題点）
しかしながら、上記のような従来の方法では、配線間の
接続が、１畜目−２層目、および２層目−３７＊目しか
できない。何故ならば、３層目配線と１層目配線の接続
をするには、約１μｍφのスルーホールサイズで深さが
約２μｍ（アスペクト比２）となり、スパッタ法のメタ
ル（ＡＩりのステップカバレッジ性の限界であるアスペ
クト比０．５よりはるかに大きくなり、断線となる。ま
た、同時に３層目と２層目の接続を行う場合はスルーホ
ール深さが３層目−１層目のスルーホール深さと異なる
ので、エツチングが非常に難しくなる。これらから、上
記従来の方法は、１層目−２層目、および２層目−３層
目接続の連続結線しか実用化されていない。したがって
、設計の自由度が制限され、チップサイズもそれ程小さ
くできないという問題点があった。
接続が、１畜目−２層目、および２層目−３７＊目しか
できない。何故ならば、３層目配線と１層目配線の接続
をするには、約１μｍφのスルーホールサイズで深さが
約２μｍ（アスペクト比２）となり、スパッタ法のメタ
ル（ＡＩりのステップカバレッジ性の限界であるアスペ
クト比０．５よりはるかに大きくなり、断線となる。ま
た、同時に３層目と２層目の接続を行う場合はスルーホ
ール深さが３層目−１層目のスルーホール深さと異なる
ので、エツチングが非常に難しくなる。これらから、上
記従来の方法は、１層目−２層目、および２層目−３層
目接続の連続結線しか実用化されていない。したがって
、設計の自由度が制限され、チップサイズもそれ程小さ
くできないという問題点があった。
この発明は、以上述べた配線間の断線とスルーホールエ
ツチングの問題点を除去し、各配線層間を自由に接続で
きる優れ九多層配線の形成方法を提供することを目的と
する。
ツチングの問題点を除去し、各配線層間を自由に接続で
きる優れ九多層配線の形成方法を提供することを目的と
する。
（問題点を解決するための手段）
この発明では、１つの層の配線を形成した後、層間絶縁
膜を被せ、この層間絶縁膜にスルーホールサイズ、この
スルーホールをメタルで埋め、次の層の配線を形成する
ことを繰り返し、いずれかの層の配線を次の層より上層
の配線と飛び越し結線する場合は、次の層の配線と連続
結線するためのスルーホールと同時に前記飛び越し結線
用のスルーホールを層間絶縁膜毎にその層間絶縁膜に開
けて、そのスルーホールを前記連続結線用スルーホール
と同時にメタルで埋めることを、飛び越し結線される層
の配線まで繰り返す。
膜を被せ、この層間絶縁膜にスルーホールサイズ、この
スルーホールをメタルで埋め、次の層の配線を形成する
ことを繰り返し、いずれかの層の配線を次の層より上層
の配線と飛び越し結線する場合は、次の層の配線と連続
結線するためのスルーホールと同時に前記飛び越し結線
用のスルーホールを層間絶縁膜毎にその層間絶縁膜に開
けて、そのスルーホールを前記連続結線用スルーホール
と同時にメタルで埋めることを、飛び越し結線される層
の配線まで繰り返す。
（作用）
このような方法によれば、連続結線用のスルーホールと
同時に飛び越し結線用のスルーホールを層間絶縁膜毎に
その層間絶縁膜に開けて、そのスルーホールを前記連続
結線用スルーホールと同時にメタルで埋めているので、
スルーホールにおけるｔａＥ性（断線）やスルーホール
エツチングの問題点を除去して連続結線と同時に飛び越
し結線が可能となる。
同時に飛び越し結線用のスルーホールを層間絶縁膜毎に
その層間絶縁膜に開けて、そのスルーホールを前記連続
結線用スルーホールと同時にメタルで埋めているので、
スルーホールにおけるｔａＥ性（断線）やスルーホール
エツチングの問題点を除去して連続結線と同時に飛び越
し結線が可能となる。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
まず、第１図（ａ）に示すように、下地デバイスを製造
したシリコン基板２１上に１層目配線２２を形成する。
したシリコン基板２１上に１層目配線２２を形成する。
この１層目配線２２は、スパッタ法によるＡｔ−８ｔ膜
の０．６ａｍ厚の堆積と、そのＡＩ−８ｉ膜の７オトリ
ソエ程による・ンターニングにより形成される。次に、
その１層目配線２２上の全面に、常圧ＣＶＤ法で層間絶
縁膜としてＰＳＧ膜２膜上３．７μｍ厚に堆積させた後
、このＰＳＧ膜２膜上３ォトリソと反応性イオンエツチ
ング（ＲＩＥ）法によりスルーホールを開孔する。ここ
で、スルーホールは、１層目配線−２層目配線結線用（
連続結線用）スルーホール２４．２５だけでなく、１層
目配線−３層目配線結線用（飛び越し結線用）スルーホ
ールの一部トシテノスルーホール２６も同時に形成する
。
の０．６ａｍ厚の堆積と、そのＡＩ−８ｉ膜の７オトリ
ソエ程による・ンターニングにより形成される。次に、
その１層目配線２２上の全面に、常圧ＣＶＤ法で層間絶
縁膜としてＰＳＧ膜２膜上３．７μｍ厚に堆積させた後
、このＰＳＧ膜２膜上３ォトリソと反応性イオンエツチ
ング（ＲＩＥ）法によりスルーホールを開孔する。ここ
で、スルーホールは、１層目配線−２層目配線結線用（
連続結線用）スルーホール２４．２５だけでなく、１層
目配線−３層目配線結線用（飛び越し結線用）スルーホ
ールの一部トシテノスルーホール２６も同時に形成する
。
その後、これらのスルーホール２４，２５．２６に第１
図（ｂ）に示すようにメタル２７ 、２８ 、２９を埋
め込む。このメタルの埋め込みは、無電解めっき法によ
りニッケルを埋め込むことにより行われる。その際のめ
つき工程としては、まず、前処理として、希釈した５ｎ
ＣＩ！ｔ ｆｇ、とＰｄＣｌ！、液に父互に第１図（ａ
）の構造体を浸漬させる。次に、めっき浴（Ｎｉ ＳＯ
４、ＮａｔＷＯ４混合液）を６０〜８０°Ｃに加熱して
５分間上記構造体を浸漬し、Ｎｉめつきをスル−ホール
だけに付着させろ。
図（ｂ）に示すようにメタル２７ 、２８ 、２９を埋
め込む。このメタルの埋め込みは、無電解めっき法によ
りニッケルを埋め込むことにより行われる。その際のめ
つき工程としては、まず、前処理として、希釈した５ｎ
ＣＩ！ｔ ｆｇ、とＰｄＣｌ！、液に父互に第１図（ａ
）の構造体を浸漬させる。次に、めっき浴（Ｎｉ ＳＯ
４、ＮａｔＷＯ４混合液）を６０〜８０°Ｃに加熱して
５分間上記構造体を浸漬し、Ｎｉめつきをスル−ホール
だけに付着させろ。
このようにしてスルーホール２４ 、２５ 、２６をメ
タル２７，２８．２９で埋めたならば、次に、ＡＩ！を
スパッタ法で１．０μｍ厚に被着した後、そのＡＪをフ
ォトリソとＲＩＥによりノぐターニングすることにより
、前記第１図（ｂ）に示すように２層目配線３０をＰＳ
Ｇ膜２膜上３上成する。この時、２層目配線３０は、そ
の一部が前記スルーホール２４゜２５のメタル２７．２
８により１層目配線２２に結線されるように形成される
。
タル２７，２８．２９で埋めたならば、次に、ＡＩ！を
スパッタ法で１．０μｍ厚に被着した後、そのＡＪをフ
ォトリソとＲＩＥによりノぐターニングすることにより
、前記第１図（ｂ）に示すように２層目配線３０をＰＳ
Ｇ膜２膜上３上成する。この時、２層目配線３０は、そ
の一部が前記スルーホール２４゜２５のメタル２７．２
８により１層目配線２２に結線されるように形成される
。
その後、２層目配線３０上の全面に、常圧ＣＶＤ法で第
１図（ｃ）に示すようにＰＳＧ膜３１（層間絶縁膜）を
１．０μｍ厚に堆積させる。そして、このＰＳＧ膜３１
に、２層目配線−３層目配線結線用（連続結線用）スル
ーホール３２．３３とともに、前記スルーホール２６に
合わせて、１層目配線−３層目配線結線用スルーホール
の残り半分としてのスルーホール３４を形成スる。
１図（ｃ）に示すようにＰＳＧ膜３１（層間絶縁膜）を
１．０μｍ厚に堆積させる。そして、このＰＳＧ膜３１
に、２層目配線−３層目配線結線用（連続結線用）スル
ーホール３２．３３とともに、前記スルーホール２６に
合わせて、１層目配線−３層目配線結線用スルーホール
の残り半分としてのスルーホール３４を形成スる。
しかる後、これらスルーホール３２，３３．３４に前記
と同様なＮｉめつき（８分間）により第１図（ｄ）に示
すようにメタル３５．３６．３７を埋め込む。最後に、
ＡＩ！の１．２μｍ厚の被着と・ぐターニングにより、
３層目配線３８をＰＳＧ膜３膜上１上シ成する。この時
、３層目配線３８は、その一部が前記スルーホール３２
．３３のメタル３５ 、３６により２層目配線３０に結
線されるように、また、他の一部がスルーホール３４．
２６のメタル３７゜２９により１層目配線２２に結線さ
れるように形成される。
と同様なＮｉめつき（８分間）により第１図（ｄ）に示
すようにメタル３５．３６．３７を埋め込む。最後に、
ＡＩ！の１．２μｍ厚の被着と・ぐターニングにより、
３層目配線３８をＰＳＧ膜３膜上１上シ成する。この時
、３層目配線３８は、その一部が前記スルーホール３２
．３３のメタル３５ 、３６により２層目配線３０に結
線されるように、また、他の一部がスルーホール３４．
２６のメタル３７゜２９により１層目配線２２に結線さ
れるように形成される。
なお、以上の一実施例は３層配線であｐ、しかも飛び越
し結線は１層目配線と３層配線間で行われているが、こ
の発明は４層配線以上の多層配線、さらには上記一実施
例と異なる配線層間での飛び越し結線にも適用可能であ
る。
し結線は１層目配線と３層配線間で行われているが、こ
の発明は４層配線以上の多層配線、さらには上記一実施
例と異なる配線層間での飛び越し結線にも適用可能であ
る。
（発明の効果）
以上詳細に説明したように、この発明の方法によれば、
連続結線用のスルーホールと同時に飛び越し結線用のス
ルーホールを層間絶縁膜毎にその層間絶縁膜に開けるよ
うにしたので、エツチングすべきスルーホールの深さは
どのスルーホールも同じとなり、エツチングが非常に容
易になる。ま念、各層間絶縁膜にスルーホールを開ける
都度そのスルーホールをメタルで埋めるようにしたので
、飛び越し結線においてもスルーホールにおける配線の
被覆性を一切問題にする必要はなくなる。そして、この
発明によれば、上述のように、スルーホールにおける被
覆性（断線）やスルーホールエツチングの問題点を除去
して連続結線と同時に、従来実現不可能でろつ九飛び越
し結線が可能となるものであり、その結果、設計の自由
度が向上するとともに、チップサイズの縮小を図ること
ができる。
連続結線用のスルーホールと同時に飛び越し結線用のス
ルーホールを層間絶縁膜毎にその層間絶縁膜に開けるよ
うにしたので、エツチングすべきスルーホールの深さは
どのスルーホールも同じとなり、エツチングが非常に容
易になる。ま念、各層間絶縁膜にスルーホールを開ける
都度そのスルーホールをメタルで埋めるようにしたので
、飛び越し結線においてもスルーホールにおける配線の
被覆性を一切問題にする必要はなくなる。そして、この
発明によれば、上述のように、スルーホールにおける被
覆性（断線）やスルーホールエツチングの問題点を除去
して連続結線と同時に、従来実現不可能でろつ九飛び越
し結線が可能となるものであり、その結果、設計の自由
度が向上するとともに、チップサイズの縮小を図ること
ができる。
（図面）
第１図はこの発明の多層配線の形成方法の一実施例を示
す工程断面図、第２図は従来の多層配線の形成方法を示
す工程断面図である。 ２２・・・１層目配線、２３・・・ＰＳＧＩＩ！、２４
，２５゜２６・・・スルーホール、２７．２８．２９・
・・メタル、３０・・・２１−目配線、３１・・・ＰＳ
Ｇ膜、３２，３３゜３４・・・スルーホール、３５，３
６．３７・・・メタル、３８・・・３層目配線。 第 １ 凶 、１−演字ｐ日−ズ）イ邑イタ’ＩＩ′）ニオＬけハ゛
ｃｍ図第１図
す工程断面図、第２図は従来の多層配線の形成方法を示
す工程断面図である。 ２２・・・１層目配線、２３・・・ＰＳＧＩＩ！、２４
，２５゜２６・・・スルーホール、２７．２８．２９・
・・メタル、３０・・・２１−目配線、３１・・・ＰＳ
Ｇ膜、３２，３３゜３４・・・スルーホール、３５，３
６．３７・・・メタル、３８・・・３層目配線。 第 １ 凶 、１−演字ｐ日−ズ）イ邑イタ’ＩＩ′）ニオＬけハ゛
ｃｍ図第１図
Claims (1)
- 【特許請求の範囲】 （ａ）１つの層の配線を形成した後、層間絶縁膜を被せ
、この層間絶縁膜にスルーホールを開け、このスルーホ
ールをメタルで埋め、次の層の配線を形成することを繰
り返し、 （ｂ）いずれかの層の配線を次の層より上層の配線と飛
び越し結線する場合は、次の層の配線と連続結線するた
めのスルーホールと同時に前記飛び越し結線用のスルー
ホールを層間絶縁膜毎にその層間絶縁膜に開けて、その
スルーホールを前記連続結線用スルーホールと同時にメ
タルで埋めることを、飛び越し結線される層の配線まで
繰り返すことを特徴とする多層配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27065685A JPS62130542A (ja) | 1985-12-03 | 1985-12-03 | 多層配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27065685A JPS62130542A (ja) | 1985-12-03 | 1985-12-03 | 多層配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130542A true JPS62130542A (ja) | 1987-06-12 |
Family
ID=17489125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27065685A Pending JPS62130542A (ja) | 1985-12-03 | 1985-12-03 | 多層配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130542A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025418A (ja) * | 1988-06-23 | 1990-01-10 | Toshiba Corp | 金属膜の表面処理方法 |
| JPH0982804A (ja) * | 1995-09-14 | 1997-03-28 | Nec Corp | 半導体装置及びその製造方法 |
| JPH09232429A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 多層配線半導体装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502059A (ja) * | 1973-02-28 | 1975-01-10 | ||
| JPS517828U (ja) * | 1974-07-05 | 1976-01-21 | ||
| JPS57160154A (en) * | 1981-03-27 | 1982-10-02 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5933850A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-12-03 JP JP27065685A patent/JPS62130542A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502059A (ja) * | 1973-02-28 | 1975-01-10 | ||
| JPS517828U (ja) * | 1974-07-05 | 1976-01-21 | ||
| JPS57160154A (en) * | 1981-03-27 | 1982-10-02 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5933850A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025418A (ja) * | 1988-06-23 | 1990-01-10 | Toshiba Corp | 金属膜の表面処理方法 |
| JPH0982804A (ja) * | 1995-09-14 | 1997-03-28 | Nec Corp | 半導体装置及びその製造方法 |
| JPH09232429A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 多層配線半導体装置およびその製造方法 |
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