JPH09232429A - 多層配線半導体装置およびその製造方法 - Google Patents
多層配線半導体装置およびその製造方法Info
- Publication number
- JPH09232429A JPH09232429A JP8041143A JP4114396A JPH09232429A JP H09232429 A JPH09232429 A JP H09232429A JP 8041143 A JP8041143 A JP 8041143A JP 4114396 A JP4114396 A JP 4114396A JP H09232429 A JPH09232429 A JP H09232429A
- Authority
- JP
- Japan
- Prior art keywords
- via hole
- conductive plug
- interlayer insulating
- insulating film
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】歩留まりよくリソグラフィー工程を増やすこと
なく形成できる微細化に適した多層配線構造を提供する
こと。 【解決手段】第１の層間絶縁膜２にテーパ状の第１のビ
アホール３−１ｂ，３−２ｂを開孔し、それを第１のタ
ングステンプラグ４−１ｂ，４−２ｂで充填する。全面
にアルミニウム系合金膜でなる第１の配線層５を形成す
る。第２の層間絶縁膜６を形成し、第２のビアホール７
−１ｂ，７−２ｂを開孔し、それを第２のタングステン
プラグ８−１ｂ，８−２ｂで充填する。このとき、第１
のタングステンプラグ４−１ｂと第２のタングステンプ
ラグ８−１ｂは直接接続される。
なく形成できる微細化に適した多層配線構造を提供する
こと。 【解決手段】第１の層間絶縁膜２にテーパ状の第１のビ
アホール３−１ｂ，３−２ｂを開孔し、それを第１のタ
ングステンプラグ４−１ｂ，４−２ｂで充填する。全面
にアルミニウム系合金膜でなる第１の配線層５を形成す
る。第２の層間絶縁膜６を形成し、第２のビアホール７
−１ｂ，７−２ｂを開孔し、それを第２のタングステン
プラグ８−１ｂ，８−２ｂで充填する。このとき、第１
のタングステンプラグ４−１ｂと第２のタングステンプ
ラグ８−１ｂは直接接続される。
Description
【０００１】
【発明の属する技術分野】本発明は多層配線半導体装置
およびその製造方法に関する。
およびその製造方法に関する。
【０００２】
【従来の技術】多層配線を有する半導体高密度集積回路
においては、配線の各層の間の接続は、導電性プラグを
用いて行われる。そして二つの導電性プラグを垂直に重
ねる場合は、例えば特開平５−２６７２９５号公報に記
載されている（第１の従来例）ように、二つの導電性プ
ラグの間に金属配線を挟んでいた。
においては、配線の各層の間の接続は、導電性プラグを
用いて行われる。そして二つの導電性プラグを垂直に重
ねる場合は、例えば特開平５−２６７２９５号公報に記
載されている（第１の従来例）ように、二つの導電性プ
ラグの間に金属配線を挟んでいた。
【０００３】以下従来技術による製造方法について図面
を参照して説明する。
を参照して説明する。
【０００４】まず図３（ａ）に示すように、シリコン基
板１の上に、層間絶縁膜２を形成する。次に図３（ｂ）
に示すように層間絶縁膜２の所定の位置にビアホール３
−１，３−２を開孔し、これらのビアホール３−１，３
−２を充填するタングステンプラグ４−１，４−２を形
成する。その方法は例えばＣＶＤ法でタングステン膜を
全面に成長し、その後異方性エッチングでビアホール中
のタングステン以外の全てのタングステンをエッチング
除去する。次に図３（ｃ）に示すように、全面に配線材
料、例えばアルミニウム系合金膜１１を全面にスパッタ
法で成長させる。その後配線層及びスペーサを形成すべ
き位置にフォトレジスト膜１２−１，１２−２をリソグ
ラフィーで形成する。その後このフォトレジスト膜１２
−１，１２−２をエッチングのマスクとしてアルミニウ
ム系合金膜１１を異方性エッチングし、図３（ｄ）に示
すように配線層５及びスペーサ１３を形成する。その後
フォトレジスト膜１２−１，１２−２を除去して第２の
層間絶縁膜６を形成し、再び所定の位置にビアホール７
−１，ビアホール７−２を開口する。その後これらのビ
アホールをそれぞれ充填するタングステンプラグ８−
１，８−２を形成する。その後図４（ａ），（ｂ）に示
すように配線層９−１，９−２，９−３を形成する。最
後に保護膜１０を形成する。
板１の上に、層間絶縁膜２を形成する。次に図３（ｂ）
に示すように層間絶縁膜２の所定の位置にビアホール３
−１，３−２を開孔し、これらのビアホール３−１，３
−２を充填するタングステンプラグ４−１，４−２を形
成する。その方法は例えばＣＶＤ法でタングステン膜を
全面に成長し、その後異方性エッチングでビアホール中
のタングステン以外の全てのタングステンをエッチング
除去する。次に図３（ｃ）に示すように、全面に配線材
料、例えばアルミニウム系合金膜１１を全面にスパッタ
法で成長させる。その後配線層及びスペーサを形成すべ
き位置にフォトレジスト膜１２−１，１２−２をリソグ
ラフィーで形成する。その後このフォトレジスト膜１２
−１，１２−２をエッチングのマスクとしてアルミニウ
ム系合金膜１１を異方性エッチングし、図３（ｄ）に示
すように配線層５及びスペーサ１３を形成する。その後
フォトレジスト膜１２−１，１２−２を除去して第２の
層間絶縁膜６を形成し、再び所定の位置にビアホール７
−１，ビアホール７−２を開口する。その後これらのビ
アホールをそれぞれ充填するタングステンプラグ８−
１，８−２を形成する。その後図４（ａ），（ｂ）に示
すように配線層９−１，９−２，９−３を形成する。最
後に保護膜１０を形成する。
【０００５】以上の説明から明らかなように、スペーサ
１３は配線層５と同一層次の配線としての意味はなく単
にタングステンプラグ４−１と８−１とを接続するため
の中継をしている。これはビアホール７−１と３−１の
目合せずれによる接続不良を避けるためのものである。
１３は配線層５と同一層次の配線としての意味はなく単
にタングステンプラグ４−１と８−１とを接続するため
の中継をしている。これはビアホール７−１と３−１の
目合せずれによる接続不良を避けるためのものである。
【０００６】このように層次の異なる配線層どうしを接
続しようとする場合、従来の手法では、下層の導電性プ
ラグと、上層の導電性プラグの間に、必ず配線層もしく
はこれと同一層次の導電膜でなるスペーサを挟んでい
た。しかしながら、下層の導電性プラグの直上に上層の
導電性プラグを配置する多層間接続手段を形成する場
合、その間に挟むスペーサの形状は小さな直方体とな
る。この小さな直方体をパターニングするために形成す
るレジスト膜１２−２は、柱状となる。しかしながら、
このような柱状のレジスト膜は、近年の半導体装置の微
細化に伴い、リソグラフィー法で所望の形状を安定に実
現する事は困難となってきた。そのため、この柱状のレ
ジスト膜は、製造工程中の様々な要因で倒れることがあ
る。最近の数百万トランジスタを集積するようなＬＳＩ
では、一つの製品チップの中に、このような柱状のレジ
ストが無数に存在するので、このレジストが倒れる可能
性がほんのわずかでもあると、歩留まりを落とす原因と
なる。
続しようとする場合、従来の手法では、下層の導電性プ
ラグと、上層の導電性プラグの間に、必ず配線層もしく
はこれと同一層次の導電膜でなるスペーサを挟んでい
た。しかしながら、下層の導電性プラグの直上に上層の
導電性プラグを配置する多層間接続手段を形成する場
合、その間に挟むスペーサの形状は小さな直方体とな
る。この小さな直方体をパターニングするために形成す
るレジスト膜１２−２は、柱状となる。しかしながら、
このような柱状のレジスト膜は、近年の半導体装置の微
細化に伴い、リソグラフィー法で所望の形状を安定に実
現する事は困難となってきた。そのため、この柱状のレ
ジスト膜は、製造工程中の様々な要因で倒れることがあ
る。最近の数百万トランジスタを集積するようなＬＳＩ
では、一つの製品チップの中に、このような柱状のレジ
ストが無数に存在するので、このレジストが倒れる可能
性がほんのわずかでもあると、歩留まりを落とす原因と
なる。
【０００７】
【発明が解決しようとする課題】上述した従来の多層間
接続手段に必要なスペーサを形成するときのレジスト膜
が倒れて工程不良を発生する問題を解決するための手法
が特開平４−３４３４５４号公報に記載されている。こ
の手法（第２の従来例）は、まず図５（ａ）に示すよう
に、層間絶縁膜２にビアホール３−２ａを形成しタング
ステンプラグ４−２ａで充填し、アルミニウム系合金膜
１１を形成し配線層を形成するためのフォトレジスト膜
１２ａを形成し、エッチングを行ない図５（ｂ）に示す
ように配線層５を形成する。次に層間絶縁膜６を形成
し、層間絶縁膜６，２を貫通してシリコン基板１に達す
るビアホール１４を形成し、選択成長法によりタングス
テンプラグ４−１ａを形成する。タングステンプラグ４
−１ａの高さは配線層５とほぼ同じ高さになるようにす
る。次に、図５（ｃ）に示すように、配線層５に達する
ビアホール７−２ａを形成し、途中までタングステンプ
ラグ４−１ａで充填されたままのビアホール１２とビア
ホール７−２ａとに選択成長法によりそれぞれタングス
テンプラグ８−２ａとを形成する。こうして２つの層間
絶縁膜を貫通するビアホールをスペーサを介在させるこ
となくタングステンプラグ（多層間プラグ）で充填する
ことができる。
接続手段に必要なスペーサを形成するときのレジスト膜
が倒れて工程不良を発生する問題を解決するための手法
が特開平４−３４３４５４号公報に記載されている。こ
の手法（第２の従来例）は、まず図５（ａ）に示すよう
に、層間絶縁膜２にビアホール３−２ａを形成しタング
ステンプラグ４−２ａで充填し、アルミニウム系合金膜
１１を形成し配線層を形成するためのフォトレジスト膜
１２ａを形成し、エッチングを行ない図５（ｂ）に示す
ように配線層５を形成する。次に層間絶縁膜６を形成
し、層間絶縁膜６，２を貫通してシリコン基板１に達す
るビアホール１４を形成し、選択成長法によりタングス
テンプラグ４−１ａを形成する。タングステンプラグ４
−１ａの高さは配線層５とほぼ同じ高さになるようにす
る。次に、図５（ｃ）に示すように、配線層５に達する
ビアホール７−２ａを形成し、途中までタングステンプ
ラグ４−１ａで充填されたままのビアホール１２とビア
ホール７−２ａとに選択成長法によりそれぞれタングス
テンプラグ８−２ａとを形成する。こうして２つの層間
絶縁膜を貫通するビアホールをスペーサを介在させるこ
となくタングステンプラグ（多層間プラグ）で充填する
ことができる。
【０００８】しかしながら、この手法はビアホールとタ
ングステンプラグの形成のための選択成長とをそれぞれ
３回行なわなければならないので工程が煩雑化するとい
う問題がある。
ングステンプラグの形成のための選択成長とをそれぞれ
３回行なわなければならないので工程が煩雑化するとい
う問題がある。
【０００９】さらに２つの層間絶縁膜を貫いてビアホー
ル１４（多層間ビアホール）を形成しなければならない
のでビアホールのアスペクト比が大きくなり、これをタ
ングステンプラグで充填するのは困難であるかもしくは
大きなビアホールをあけなければならないので微細化に
不利であるという問題がある。
ル１４（多層間ビアホール）を形成しなければならない
のでビアホールのアスペクト比が大きくなり、これをタ
ングステンプラグで充填するのは困難であるかもしくは
大きなビアホールをあけなければならないので微細化に
不利であるという問題がある。
【００１０】本発明の目的は工程の煩雑化や微細化への
障害を招くことのない多層間接続手段を備えた多層配線
半導体装置およびその製造方法を提供することにある。
障害を招くことのない多層間接続手段を備えた多層配線
半導体装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の多層配線半導体
装置は、半導体基板上の第１の層間絶縁膜を貫通してそ
れぞれ下方の導電領域に達して設けられ深さ方向に細く
なっている第１のビアホール及びこれに埋設された第１
の導電性プラグ並びに第２のビアホール及びこれに埋設
された第２の導電性プラグと、前記第１の層間絶縁膜の
表面を選択的に被覆して前記第２の導電性プラグに接続
された第１の配線層と、前記第１の配線層の設けられた
第１の層間絶縁膜を被覆する第２の層間絶縁膜を貫通し
てそれぞれ前記第１のビアホールに達して設けられた第
３のビアホール及びこれに埋設されるとともに前記第１
の導電性プラグに接触する第３の導電性プラグ並びに前
記第１の配線層に達して設けられた第４のビアホール及
びこれに埋設された第４の導電性プラグと、前記第３の
導電性プラグ及び第４の導電性プラグにそれぞれ接続さ
れて前記第２の層間絶縁膜を選択的に被覆する第２の配
線層及び第３の配線層とを含むというものである。
装置は、半導体基板上の第１の層間絶縁膜を貫通してそ
れぞれ下方の導電領域に達して設けられ深さ方向に細く
なっている第１のビアホール及びこれに埋設された第１
の導電性プラグ並びに第２のビアホール及びこれに埋設
された第２の導電性プラグと、前記第１の層間絶縁膜の
表面を選択的に被覆して前記第２の導電性プラグに接続
された第１の配線層と、前記第１の配線層の設けられた
第１の層間絶縁膜を被覆する第２の層間絶縁膜を貫通し
てそれぞれ前記第１のビアホールに達して設けられた第
３のビアホール及びこれに埋設されるとともに前記第１
の導電性プラグに接触する第３の導電性プラグ並びに前
記第１の配線層に達して設けられた第４のビアホール及
びこれに埋設された第４の導電性プラグと、前記第３の
導電性プラグ及び第４の導電性プラグにそれぞれ接続さ
れて前記第２の層間絶縁膜を選択的に被覆する第２の配
線層及び第３の配線層とを含むというものである。
【００１２】この場合、第１の導電性プラグ及び第３の
導電性プラグをそれぞれタングステン又はシリコンで形
成することができる。
導電性プラグをそれぞれタングステン又はシリコンで形
成することができる。
【００１３】又、本発明の多層配線半導体装置の製造方
法は、半導体基板上に第１の層間絶縁膜を形成する工程
と、前記第１の層間絶縁膜を貫通してそれぞれ下方の導
電領域に達し深さ方向に細くなっている第１のビアホー
ル及び第２のビアホールを形成する工程と、前記第１の
ビアホール及び第２のビアホールをそれぞれ導電性材料
で充填して第１の導電性プラグ及び第２の導電性プラグ
を形成する工程と、前記第２の導電性プラグに接続する
第１の配線層を形成するとともに前記第１の導電性プラ
グの表面を露出させたままにしておく工程と、第２の層
間絶縁膜を形成しこれを貫通してそれぞれ前記第１の導
電性プラグ及び第１の配線層に達する第３のビアホール
及び第４のビアホールを形成する工程と、前記第３のビ
アホール及び第４のビアホールをそれぞれ導電性材料で
充填して第３の導電性プラグ及び第４の導電性プラグを
形成する工程と、前記第３の導電性プラグ及び第４の導
電性プラグにそれぞれ接続する第２の配線層及び第３の
配線層をそれぞれ形成する工程とを有するというもので
ある。
法は、半導体基板上に第１の層間絶縁膜を形成する工程
と、前記第１の層間絶縁膜を貫通してそれぞれ下方の導
電領域に達し深さ方向に細くなっている第１のビアホー
ル及び第２のビアホールを形成する工程と、前記第１の
ビアホール及び第２のビアホールをそれぞれ導電性材料
で充填して第１の導電性プラグ及び第２の導電性プラグ
を形成する工程と、前記第２の導電性プラグに接続する
第１の配線層を形成するとともに前記第１の導電性プラ
グの表面を露出させたままにしておく工程と、第２の層
間絶縁膜を形成しこれを貫通してそれぞれ前記第１の導
電性プラグ及び第１の配線層に達する第３のビアホール
及び第４のビアホールを形成する工程と、前記第３のビ
アホール及び第４のビアホールをそれぞれ導電性材料で
充填して第３の導電性プラグ及び第４の導電性プラグを
形成する工程と、前記第３の導電性プラグ及び第４の導
電性プラグにそれぞれ接続する第２の配線層及び第３の
配線層をそれぞれ形成する工程とを有するというもので
ある。
【００１４】この場合、第１のビアホールの形成をＣＦ
4 とＣＨＦ3 との混合ガスを使用した反応性イオンエッ
チングにより行なうことができる。
4 とＣＨＦ3 との混合ガスを使用した反応性イオンエッ
チングにより行なうことができる。
【００１５】更にタングステン膜又はシリコン膜をＣＶ
Ｄ法で全面に堆積した後第１の層間絶縁膜の表面が露出
するまで全面エッチングを行なって第１の導電性プラグ
及び第２の導電性プラグを形成することができる。
Ｄ法で全面に堆積した後第１の層間絶縁膜の表面が露出
するまで全面エッチングを行なって第１の導電性プラグ
及び第２の導電性プラグを形成することができる。
【００１６】本発明の多層配線半導体装置は、下層の層
間絶縁間を貫通して深さ方向に細くなっている第１の導
電性プラグに重ねて上層の層間絶縁膜を貫通する第３の
導電性プラグを接触させた多層間接続手段を有している
のでスペーサが不要であり複数の層間絶縁膜を貫通する
単一のビアホール（多層間ビアホール）を形成するのに
比べてアスペクト比の増大もしくはビアホールの大きさ
の増大は少ない。
間絶縁間を貫通して深さ方向に細くなっている第１の導
電性プラグに重ねて上層の層間絶縁膜を貫通する第３の
導電性プラグを接触させた多層間接続手段を有している
のでスペーサが不要であり複数の層間絶縁膜を貫通する
単一のビアホール（多層間ビアホール）を形成するのに
比べてアスペクト比の増大もしくはビアホールの大きさ
の増大は少ない。
【００１７】又、本発明の多層配線半導体装置の製造方
法は、層間絶縁膜毎にビアホールの形成と導電性プラグ
の形成とを行なって多層間接続手段を設けることができ
る。
法は、層間絶縁膜毎にビアホールの形成と導電性プラグ
の形成とを行なって多層間接続手段を設けることができ
る。
【００１８】
【発明の実施の形態】図１（ａ）は本発明の一実施の形
態の２層配線半導体装置を示す平面図、図１（ｂ）は図
１（ａ）のＡ−Ａ線断面図である。
態の２層配線半導体装置を示す平面図、図１（ｂ）は図
１（ａ）のＡ−Ａ線断面図である。
【００１９】この実施の形態は、シリコ基板１上の第１
の層間絶縁膜２を貫通してそれぞれ下方の導電領域に達
して（図示しないＮ+ 型拡散層）に達して設けられ深さ
方向に細くなっている第１のビアホール３−１ｂ及びこ
れに埋設された第１のタングステンプラグ４−１ｂ並び
に第２のビアホール３−２ｂ及びこれに埋設された第２
のタングステンプラグ４−２ｂと、第１の層間絶縁膜２
の表面を選択的に被覆して第２のタングステンプラグ４
−２ｂに接続された第１の配線層５と、第１の配線層５
の設けられた第１の層間絶縁膜２を被覆する第２の層間
絶縁膜６を貫通してそれぞれ第１のビアホール３−１ｂ
に達して設けられた第３のビアホール７−１ｂ及びこれ
に埋設されるとともに第１のタングステンプラグ４−１
ｂに接触する第３のタングステンプラグ８−１ｂ並びに
第１の配線層５に達して設けられた第４のビアホール７
−２ｂ及びこれに埋設された第４のタングステンプラグ
８−２ｂと、第３のタングステンプラグ８−１ｂ及び第
４のタングステンプラグ８−２ｂにそれぞれ接続されて
第２の層間絶縁膜６を選択的に被覆する第２の配線層９
−２及び第３の配線層９−３とを含むというものであ
る。
の層間絶縁膜２を貫通してそれぞれ下方の導電領域に達
して（図示しないＮ+ 型拡散層）に達して設けられ深さ
方向に細くなっている第１のビアホール３−１ｂ及びこ
れに埋設された第１のタングステンプラグ４−１ｂ並び
に第２のビアホール３−２ｂ及びこれに埋設された第２
のタングステンプラグ４−２ｂと、第１の層間絶縁膜２
の表面を選択的に被覆して第２のタングステンプラグ４
−２ｂに接続された第１の配線層５と、第１の配線層５
の設けられた第１の層間絶縁膜２を被覆する第２の層間
絶縁膜６を貫通してそれぞれ第１のビアホール３−１ｂ
に達して設けられた第３のビアホール７−１ｂ及びこれ
に埋設されるとともに第１のタングステンプラグ４−１
ｂに接触する第３のタングステンプラグ８−１ｂ並びに
第１の配線層５に達して設けられた第４のビアホール７
−２ｂ及びこれに埋設された第４のタングステンプラグ
８−２ｂと、第３のタングステンプラグ８−１ｂ及び第
４のタングステンプラグ８−２ｂにそれぞれ接続されて
第２の層間絶縁膜６を選択的に被覆する第２の配線層９
−２及び第３の配線層９−３とを含むというものであ
る。
【００２０】次に、一実施の形態の２層配線半導体装置
の製造方法について説明する。
の製造方法について説明する。
【００２１】まず、図２（ａ）に示すように、例えばＰ
型のシリコン基板に図示しないフィールド酸化膜やＭＯ
Ｓトランジスタ（Ｎ+ 型拡散層をソース・ドレイン領域
として有している）などを形成した後にＢＰＳＧ膜など
の第１の層間絶縁膜２（厚さ１μｍ）を形成し、それぞ
れ前述のＮ+ 型拡散層に達する第１のビアホール３−１
ｂ，第２のビアホール３−２ｂを形成する。このとき、
図示しないフォトレジスト膜をマスクとしてＣＦ4 ガス
とＣＨＦ3 ガスを１対３の割合で混合したガスを使用し
た反応性イオンエッチングを行なう。エッチングの進行
とともに反応生成物のフロロカーボン系の重合体が側壁
に付着するのでＮ+ 型拡散層が露出するまでエッチング
を行なった後、不飽和性炭化水素を主成分とする有機系
溶剤によりこの付着物を除去することにより第１の層間
絶縁膜２の表面で０．６μｍ×０．６μｍ、Ｎ+ 型拡散
層の表面で０．４μｍ×０．４μｍ程度の寸法を有する
深さ方向に順次細くなるビアホール（テーパ状ビアホー
ル）を形成することができる。テーパの程度は前述した
ガスの混合比を変えることにより制御できる。あるい
は、その他のテーパエッチング法、例えばレジスト後退
法を使用してテーパ状ビアホールを形成してもよい。次
にＣＶＤ法により全面にタングステン膜を成長し（ブラ
ッケット・タングステン法）、第１のビアホール３−１
ｂ，第１のビアホール３−２ｂをタングステンで充填す
る。このとき第１の層間絶縁膜２の表面に厚さ０．３μ
ｍ以上、例えば０．４μｍ程度のタングステン膜を成長
させる。次に全面エッチングを行ない第１の層間絶縁膜
２の表面からタングステン膜を除去することにより第１
のタングステンプラグ４−１ｂ，第２のタングステンプ
ラグ４−２ｂを形成することができる。次に、図２
（ｂ）に示すように、Ａｌ−Ｃｕ−Ｓｉなどのアルミニ
ウム系合金膜１１を５００ｎｍ程度形成し、第２のタン
グステンプラグ４−２ｂと接続する例えば幅１μｍの第
１の配線層（図２（ｃ）の５）を形成するためのフォト
レジスト膜１２ｂを形成し、これをマスクとしてアルミ
ニウム合金膜１１をエッチングする。第１のタングステ
ンプラグ４−１ｂ上にはアルミニウム合金膜１１を残さ
ない。次に、フォトレジスト膜１２ｂを除去し、図２
（ｃ）に示すように、酸化シリコン膜などの第２の層間
絶縁膜６（厚さ１μｍ）を形成し、第１のタングステン
プラグ４−１ｂ及び第１の配線層５にそれぞれ達する第
３のビアホール７−１ｂ及び第４のビアホール７−２ｂ
を形成する。そのために、前述の場合と同様にＣＦ4 ガ
スとＣＨＦ3 ガスとを１対３の割合で混合したガスを使
用した反応性イオンエッチングを利用する。この混合ガ
スはアルミニウムやアルミニウムを主成分とするＡｌ−
Ｃｕ−Ｓｉ合金などに対して酸化シリコン系の層間絶縁
膜を高選択比でエッチングできるので第３のビアホール
７−１ｂの形成が終るまでに第１の配線層５は殆んどエ
ッチングされない。ここではテーパエッチングを行なう
例を示すが、第２のビアホール又は第３のビアホールに
重ねて更にビアホールを形成しない場合にはテーパエッ
チングの必要はない。次に前述と同様にして、第３のタ
ングステンプラグ８−１ｂ及び第４のタングステンプラ
グ８−２ｂを形成し、図１に示すように、第２の配線層
９−２，第３の配線層９−３を形成し、保護膜１０を形
成する。
型のシリコン基板に図示しないフィールド酸化膜やＭＯ
Ｓトランジスタ（Ｎ+ 型拡散層をソース・ドレイン領域
として有している）などを形成した後にＢＰＳＧ膜など
の第１の層間絶縁膜２（厚さ１μｍ）を形成し、それぞ
れ前述のＮ+ 型拡散層に達する第１のビアホール３−１
ｂ，第２のビアホール３−２ｂを形成する。このとき、
図示しないフォトレジスト膜をマスクとしてＣＦ4 ガス
とＣＨＦ3 ガスを１対３の割合で混合したガスを使用し
た反応性イオンエッチングを行なう。エッチングの進行
とともに反応生成物のフロロカーボン系の重合体が側壁
に付着するのでＮ+ 型拡散層が露出するまでエッチング
を行なった後、不飽和性炭化水素を主成分とする有機系
溶剤によりこの付着物を除去することにより第１の層間
絶縁膜２の表面で０．６μｍ×０．６μｍ、Ｎ+ 型拡散
層の表面で０．４μｍ×０．４μｍ程度の寸法を有する
深さ方向に順次細くなるビアホール（テーパ状ビアホー
ル）を形成することができる。テーパの程度は前述した
ガスの混合比を変えることにより制御できる。あるい
は、その他のテーパエッチング法、例えばレジスト後退
法を使用してテーパ状ビアホールを形成してもよい。次
にＣＶＤ法により全面にタングステン膜を成長し（ブラ
ッケット・タングステン法）、第１のビアホール３−１
ｂ，第１のビアホール３−２ｂをタングステンで充填す
る。このとき第１の層間絶縁膜２の表面に厚さ０．３μ
ｍ以上、例えば０．４μｍ程度のタングステン膜を成長
させる。次に全面エッチングを行ない第１の層間絶縁膜
２の表面からタングステン膜を除去することにより第１
のタングステンプラグ４−１ｂ，第２のタングステンプ
ラグ４−２ｂを形成することができる。次に、図２
（ｂ）に示すように、Ａｌ−Ｃｕ−Ｓｉなどのアルミニ
ウム系合金膜１１を５００ｎｍ程度形成し、第２のタン
グステンプラグ４−２ｂと接続する例えば幅１μｍの第
１の配線層（図２（ｃ）の５）を形成するためのフォト
レジスト膜１２ｂを形成し、これをマスクとしてアルミ
ニウム合金膜１１をエッチングする。第１のタングステ
ンプラグ４−１ｂ上にはアルミニウム合金膜１１を残さ
ない。次に、フォトレジスト膜１２ｂを除去し、図２
（ｃ）に示すように、酸化シリコン膜などの第２の層間
絶縁膜６（厚さ１μｍ）を形成し、第１のタングステン
プラグ４−１ｂ及び第１の配線層５にそれぞれ達する第
３のビアホール７−１ｂ及び第４のビアホール７−２ｂ
を形成する。そのために、前述の場合と同様にＣＦ4 ガ
スとＣＨＦ3 ガスとを１対３の割合で混合したガスを使
用した反応性イオンエッチングを利用する。この混合ガ
スはアルミニウムやアルミニウムを主成分とするＡｌ−
Ｃｕ−Ｓｉ合金などに対して酸化シリコン系の層間絶縁
膜を高選択比でエッチングできるので第３のビアホール
７−１ｂの形成が終るまでに第１の配線層５は殆んどエ
ッチングされない。ここではテーパエッチングを行なう
例を示すが、第２のビアホール又は第３のビアホールに
重ねて更にビアホールを形成しない場合にはテーパエッ
チングの必要はない。次に前述と同様にして、第３のタ
ングステンプラグ８−１ｂ及び第４のタングステンプラ
グ８−２ｂを形成し、図１に示すように、第２の配線層
９−２，第３の配線層９−３を形成し、保護膜１０を形
成する。
【００２２】第１のビアホールの上部の大きさを０．６
μｍ，第３のビアホールの下部の大きさを０．４μｍと
すると、フォトリソグラフィー技術による目合せずれを
±０．０６μｍとして十分に目合わせマージンをとれ、
第１のタングステンプラグと第３のタングステンプラグ
との接続は問題ない。すなわち、第１の従来例のような
スペーサを必要としない。従って歩留上有利であるし、
スペーサを形成するための目合わせ工程が不要となり、
微細化が可能となる。工程数は第１の従来例と同じであ
り、第２の従来例よりビアホールとタングステンプラグ
の形成のためのタングステン成長工程とをそれぞれ１回
少なくできる。第２の従来例で２つの層間絶縁膜を貫通
して単一のビアホールを形成するとき、例えばその大き
さを０．６μｍとするとしても本実施の形態のビアホー
ル３−１ｂ，７−１ｂよりアスペクト比は大きくなるの
でそれだけビアホールをタングンステンで充填するのが
困難である。
μｍ，第３のビアホールの下部の大きさを０．４μｍと
すると、フォトリソグラフィー技術による目合せずれを
±０．０６μｍとして十分に目合わせマージンをとれ、
第１のタングステンプラグと第３のタングステンプラグ
との接続は問題ない。すなわち、第１の従来例のような
スペーサを必要としない。従って歩留上有利であるし、
スペーサを形成するための目合わせ工程が不要となり、
微細化が可能となる。工程数は第１の従来例と同じであ
り、第２の従来例よりビアホールとタングステンプラグ
の形成のためのタングステン成長工程とをそれぞれ１回
少なくできる。第２の従来例で２つの層間絶縁膜を貫通
して単一のビアホールを形成するとき、例えばその大き
さを０．６μｍとするとしても本実施の形態のビアホー
ル３−１ｂ，７−１ｂよりアスペクト比は大きくなるの
でそれだけビアホールをタングンステンで充填するのが
困難である。
【００２３】以上、２層配線の場合について説明したが
３層配線以上のものに本発明を適用でき、その場合、３
つ以上のタングステンプラグを重ねて形成しても何等問
題はない。また、導電性プラグとしてタングステンプラ
グを用いる場合について説明したが、ポリシリコンや水
素化アモルファスシリコンを使用することもできるし、
その他の金属材料を用いてもよくバリア膜との併用など
複数の材料の組合せを用いてもよい。
３層配線以上のものに本発明を適用でき、その場合、３
つ以上のタングステンプラグを重ねて形成しても何等問
題はない。また、導電性プラグとしてタングステンプラ
グを用いる場合について説明したが、ポリシリコンや水
素化アモルファスシリコンを使用することもできるし、
その他の金属材料を用いてもよくバリア膜との併用など
複数の材料の組合せを用いてもよい。
【００２４】又、ビアホールを導電性材料で充填する方
法は、導電膜を全面に堆積させてビアホールを充填した
のち全面エッチングを行なう手法だけでなく、この全面
エッチングの代りにＣＭＰ（化学機械研磨）を行なって
もよいし、ビアホール内に導電膜を選択成長させる手法
あるいは選択成長とＣＭＰとを組合せする手法を用いる
こともできる。
法は、導電膜を全面に堆積させてビアホールを充填した
のち全面エッチングを行なう手法だけでなく、この全面
エッチングの代りにＣＭＰ（化学機械研磨）を行なって
もよいし、ビアホール内に導電膜を選択成長させる手法
あるいは選択成長とＣＭＰとを組合せする手法を用いる
こともできる。
【００２５】
【発明の効果】以上説明したように本発明の多層配線半
導体装置は、下層の層間絶縁膜を貫通して深さ方向に細
くなっている第１の導電性プラグに重ねて上層の層間絶
縁膜を貫通する第３の導電性プラグを接触させた多層間
接続手段を有しているので第１の従来例のようにスペー
サが不要であり、スペーサを形成するためのレジスト膜
の倒壊による不良の発生は回避でき複数の層間絶縁膜を
貫通する単一のビアホール（多層間ビアホール）を形成
する第２の従来例に比べてアスペクト比の増大もしくは
ビアホールの大きさの増大は少ないので微細化に有利で
ある。
導体装置は、下層の層間絶縁膜を貫通して深さ方向に細
くなっている第１の導電性プラグに重ねて上層の層間絶
縁膜を貫通する第３の導電性プラグを接触させた多層間
接続手段を有しているので第１の従来例のようにスペー
サが不要であり、スペーサを形成するためのレジスト膜
の倒壊による不良の発生は回避でき複数の層間絶縁膜を
貫通する単一のビアホール（多層間ビアホール）を形成
する第２の従来例に比べてアスペクト比の増大もしくは
ビアホールの大きさの増大は少ないので微細化に有利で
ある。
【００２６】又、本発明の多層配線半導体装置の製造方
法は、層間絶縁膜毎にビアホールの形成と導電性プラグ
の形成とを行なって多層間接続手段を設けることができ
るので第２の従来例に比べて工程が簡略化されている。
法は、層間絶縁膜毎にビアホールの形成と導電性プラグ
の形成とを行なって多層間接続手段を設けることができ
るので第２の従来例に比べて工程が簡略化されている。
【００２７】このように、微細化に適した多層配線構造
を少ない工程数で実現できるという効果がある。
を少ない工程数で実現できるという効果がある。
【図１】本発明の一実施の形態の２層配線半導体装置に
ついて説明するための平面図（図１（ａ））及び図１
（ａ）のＡ−Ａ線断面図（図１（ｂ））である。
ついて説明するための平面図（図１（ａ））及び図１
（ａ）のＡ−Ａ線断面図（図１（ｂ））である。
【図２】一実施の形態の製造方法について説明するため
の（ａ）〜（ｃ）に分図して示す工程順断面図である。
の（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図３】第１の従来例について説明するための（ａ）〜
（ｄ）に分図して示す工程順断面図である。
（ｄ）に分図して示す工程順断面図である。
【図４】図３に続いて示す平面図（図４（ａ））及び図
４（ａ）のＡ−Ａ線断面図（図４（ｂ））である。
４（ａ）のＡ−Ａ線断面図（図４（ｂ））である。
【図５】第２の従来例について説明するための（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
１ シリコン基板 ２ 層間絶縁膜 ３−１，３−１ｂ ビアホール ３−２，３−２ａ，３−２ｂ ビアホール ４−１，４−１ａ，４−１ｂ タングステンプラグ ４−２，４−２ａ，４−２ｂ タングステンプラグ ５ 配線層 ６ 層間絶縁膜 ７−１，７−１ｂ ビアホール ８−１，８−１ａ，８−１ｂ タングステンプラグ ８−２，８−２ａ，８−２ｂ タングステンプラグ ９−１，９−２，９−３ 配線層 １０ 保護膜 １１ アルミニウム系合金膜 １２−１，１２−２ フォトレジスト膜 １３ スペーサ １４ ビアホール
Claims (5)
- 【請求項１】 半導体基板上の第１の層間絶縁膜を貫通
してそれぞれ下方の導電領域に達して設けられ深さ方向
に細くなっている第１のビアホール及びこれに埋設され
た第１の導電性プラグ並びに第２のビアホール及びこれ
に埋設された第２の導電性プラグと、前記第１の層間絶
縁膜の表面を選択的に被覆して前記第２の導電性プラグ
に接続された第１の配線層と、前記第１の配線層の設け
られた第１の層間絶縁膜を被覆する第２の層間絶縁膜を
貫通してそれぞれ前記第１のビアホールに達して設けら
れた第３のビアホール及びこれに埋設されるとともに前
記第１の導電性プラグに接触する第３の導電性プラグ並
びに前記第１の配線層に達して設けられた第４のビアホ
ール及びこれに埋設された第４の導電性プラグと、前記
第３の導電性プラグ及び第４の導電性プラグにそれぞれ
接続されて前記第２の層間絶縁膜を選択的に被覆する第
２の配線層及び第３の配線層とを含むことを特徴とする
多層配線半導体装置。 - 【請求項２】 第１の導電性プラグ及び第３の導電性プ
ラグがそれぞれタングステン又はシリコンでなる請求項
１記載の多層配線半導体装置。 - 【請求項３】 半導体基板上に第１の層間絶縁膜を形成
する工程と、前記第１の層間絶縁膜を貫通してそれぞれ
下方の導電領域に達し深さ方向に細くなっている第１の
ビアホール及び第２のビアホールを形成する工程と、前
記第１のビアホール及び第２のビアホールをそれぞれ導
電性材料で充填して第１の導電性プラグ及び第２の導電
性プラグを形成する工程と、前記第２の導電性プラグに
接続する第１の配線層を形成するとともに前記第１の導
電性プラグの表面を露出させたままにしておく工程と、
第２の層間絶縁膜を形成しこれを貫通してそれぞれ前記
第１の導電性プラグ及び第１の配線層に達する第３のビ
アホール及び第４のビアホールを形成する工程と、前記
第３のビアホール及び第４のビアホールをそれぞれ導電
性材料で充填して第３の導電性プラグ及び第４の導電性
プラグを形成する工程と、前記第３の導電性プラグ及び
第４の導電性プラグにそれぞれ接続する第２の配線層及
び第３の配線層をそれぞれ形成する工程とを有すること
を特徴とする多層配線半導体装置の製造方法。 - 【請求項４】 第１のビアホールの形成をＣＦ4 とＣＨ
Ｆ3 との混合ガスを使用した反応性イオンエッチングに
より行う請求項３記載の多層配線半導体装置の製造方
法。 - 【請求項５】 タングステン膜又はシリコン膜をＣＶＤ
法で全面に堆積した後第１の層間絶縁膜の表面が露出す
るまで全面エッチングを行なって第１の導電性プラグ及
び第２の導電性プラグを形成する請求項３又は４記載の
多層配線半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041143A JPH09232429A (ja) | 1996-02-28 | 1996-02-28 | 多層配線半導体装置およびその製造方法 |
| KR1019970006851A KR970063677A (ko) | 1996-02-28 | 1997-02-28 | 멀티레벨 상호 접속 반도체 장치와 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041143A JPH09232429A (ja) | 1996-02-28 | 1996-02-28 | 多層配線半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232429A true JPH09232429A (ja) | 1997-09-05 |
Family
ID=12600207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041143A Pending JPH09232429A (ja) | 1996-02-28 | 1996-02-28 | 多層配線半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09232429A (ja) |
| KR (1) | KR970063677A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000100938A (ja) * | 1998-09-16 | 2000-04-07 | Samsung Electronics Co Ltd | 半導体装置の多層配線構造 |
| JPWO2004097930A1 (ja) * | 2003-04-28 | 2006-07-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| WO2011044833A1 (en) * | 2009-10-14 | 2011-04-21 | Csmc Technologies Fab1 Co., Ltd. | Semiconductor device structure and method for manufacturing the same |
| JP2011204915A (ja) * | 2010-03-25 | 2011-10-13 | Sony Corp | 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130542A (ja) * | 1985-12-03 | 1987-06-12 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
| JPH07335625A (ja) * | 1994-06-10 | 1995-12-22 | Sony Corp | プラズマエッチング方法 |
-
1996
- 1996-02-28 JP JP8041143A patent/JPH09232429A/ja active Pending
-
1997
- 1997-02-28 KR KR1019970006851A patent/KR970063677A/ko not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62130542A (ja) * | 1985-12-03 | 1987-06-12 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
| JPH07335625A (ja) * | 1994-06-10 | 1995-12-22 | Sony Corp | プラズマエッチング方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000100938A (ja) * | 1998-09-16 | 2000-04-07 | Samsung Electronics Co Ltd | 半導体装置の多層配線構造 |
| JPWO2004097930A1 (ja) * | 2003-04-28 | 2006-07-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US7492047B2 (en) | 2003-04-28 | 2009-02-17 | Fujitsu Limited | Semiconductor device and its manufacture method |
| WO2011044833A1 (en) * | 2009-10-14 | 2011-04-21 | Csmc Technologies Fab1 Co., Ltd. | Semiconductor device structure and method for manufacturing the same |
| JP2011204915A (ja) * | 2010-03-25 | 2011-10-13 | Sony Corp | 半導体装置、半導体装置の製造方法、半導体装置の設計方法、及び電子機器 |
| US8946898B2 (en) | 2010-03-25 | 2015-02-03 | Sony Corporation | Semiconductor apparatus, method of manufacturing semiconductor apparatus, method of designing semiconductor apparatus, and electronic apparatus |
| US9276033B2 (en) | 2010-03-25 | 2016-03-01 | Sony Corporation | Semiconductor apparatus, method of manufacturing semiconductor apparatus, method of designing semiconductor apparatus, and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063677A (ko) | 1997-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0890984B1 (en) | Method of making a dual damascene structure | |
| US6020255A (en) | Dual damascene interconnect process with borderless contact | |
| US6323118B1 (en) | Borderless dual damascene contact | |
| US4634496A (en) | Method for planarizing the surface of an interlayer insulating film in a semiconductor device | |
| US6083824A (en) | Borderless contact | |
| JP3501280B2 (ja) | 半導体装置の製造方法 | |
| JP2002184868A (ja) | ボイド領域内に形成された局部エッチング阻止層が備えられたビットラインスタッド上のビットラインランディングパッドとボーダレスコンタクトを有する半導体素子及びその製造方法 | |
| JPH06125013A (ja) | 半導体装置及びその製造方法 | |
| JP2002184861A (ja) | 局部エッチング阻止物質層を有するビットラインスタッド上のビットラインランディングパッドと非境界コンタクトとを有する半導体素子及びその製造方法 | |
| JP3214475B2 (ja) | デュアルダマシン配線の形成方法 | |
| JP3183238B2 (ja) | 半導体装置の製造方法 | |
| CN101471285A (zh) | 半导体器件及其制造方法 | |
| US6677193B2 (en) | Method of producing semiconductor device and its structure | |
| US6204096B1 (en) | Method for reducing critical dimension of dual damascene process using spin-on-glass process | |
| JP7784206B2 (ja) | セルフアラインされたトップ・ビア | |
| US6072225A (en) | Microelectronic devices having interconnects with planarized spun-on glass regions | |
| JP2006133315A (ja) | 平坦化材料、反射防止膜形成材料、及びこれらを用いた半導体装置の製造方法 | |
| JP2872086B2 (ja) | 半導体装置の製造方法 | |
| JPH08306780A (ja) | 半導体装置の製造方法 | |
| JP2590711B2 (ja) | 半導体装置の製造方法 | |
| JP3080073B2 (ja) | 半導体装置の製造方法 | |
| KR100249779B1 (ko) | 반도체 소자의 다층 금속배선 형성방법 | |
| JPH08148499A (ja) | 多層配線形成方法 | |
| JP2000058649A (ja) | 多層配線を有する半導体装置の製造方法 | |
| JPH1074837A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |