JPS6213064A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6213064A JPS6213064A JP60153033A JP15303385A JPS6213064A JP S6213064 A JPS6213064 A JP S6213064A JP 60153033 A JP60153033 A JP 60153033A JP 15303385 A JP15303385 A JP 15303385A JP S6213064 A JPS6213064 A JP S6213064A
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- JP
- Japan
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- polycrystalline silicon
- insulating film
- cell
- film
- region
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に係り、例えば、０ＭＯ
３で周辺回路を構成するＥＰＲＯＭにおいて、多結晶シ
リコントチャネルトランジスタを含んだ０ＭＯ３からな
る周辺回路を有するＥＰＲＯＭの形成方法に関する。
３で周辺回路を構成するＥＰＲＯＭにおいて、多結晶シ
リコントチャネルトランジスタを含んだ０ＭＯ３からな
る周辺回路を有するＥＰＲＯＭの形成方法に関する。
半導体メモリは２５６ＫＢなどと、高度に集積化され、
大容量化されているが、その形成方法はできるだけ簡素
化されることが要望され、それはコストダウンのみなら
ず、品質上からも望ましいことである。
大容量化されているが、その形成方法はできるだけ簡素
化されることが要望され、それはコストダウンのみなら
ず、品質上からも望ましいことである。
［従来の技術１
従来より、０ＭＯ３における寄生トランジスタ効果によ
るラッチアップを避けるため、例えば、ｎウェル領域面
上にゲート絶縁膜を介してチャネル領域を形成する、所
謂、多結晶シリコントチャネルトランジスタを形成して
、このｐチャネルトランジスタと通常のｎチャネルトラ
ンジスタとで相補型にするＣＭＯ３構成のＩＣが知られ
ている。
るラッチアップを避けるため、例えば、ｎウェル領域面
上にゲート絶縁膜を介してチャネル領域を形成する、所
謂、多結晶シリコントチャネルトランジスタを形成して
、このｐチャネルトランジスタと通常のｎチャネルトラ
ンジスタとで相補型にするＣＭＯ３構成のＩＣが知られ
ている。
例えば、２５６に−０ＭＯ３−ＥＰＲＯＭのデコーダや
バッファなどの周辺回路に、そのようなＣＭＯ８が作成
されており、その場合のメインメモリセルは、例えばｎ
チャネルトランジスタである。
バッファなどの周辺回路に、そのようなＣＭＯ８が作成
されており、その場合のメインメモリセルは、例えばｎ
チャネルトランジスタである。
第２図はそのＥＰＲＯＭチップの回路概要配置図を示し
ており、Ａはメインメモリセル領域、Ｂはデコーダ領域
、Ｃはバッファ領域である。
ており、Ａはメインメモリセル領域、Ｂはデコーダ領域
、Ｃはバッファ領域である。
第３図はその部分断面を並列に示しており、セルａがメ
インメモリセルで、セルｂは０ＭＯ３のうちの多結晶シ
リコントチャネルｉ・ランジスタ。
インメモリセルで、セルｂは０ＭＯ３のうちの多結晶シ
リコントチャネルｉ・ランジスタ。
セルＣは０ＭＯ３のｎチャネルトランジスタである。
図において、１はｐ−型シリコン基板、２はｎ型ウェル
領域、２】はその中の高濃度なｎ４型表面領域、３はフ
ィールド絶縁ＩＬ ４ａはメモリセルの７ｏ−ティング
ゲート電極＋ ５ａはメモリセルのコントロールゲート
電極、 ６ａはメモリセルのｎ”型ソースおよびドレイ
ン領域、 ７ｂは多結晶シリコンｐチャネルトランジス
タのチャネル領域、 Ｒｂは多結晶シリコンｐチャネル
トランジスタのｐ＋型ソースおよびドレイン領域、 ９
ｃは０ＭＯ３のｎチャネルトランジスタのゲーＩ電極、
１０ｃはそのｎ＋型ソースおよびドレイン領域である。
領域、２】はその中の高濃度なｎ４型表面領域、３はフ
ィールド絶縁ＩＬ ４ａはメモリセルの７ｏ−ティング
ゲート電極＋ ５ａはメモリセルのコントロールゲート
電極、 ６ａはメモリセルのｎ”型ソースおよびドレイ
ン領域、 ７ｂは多結晶シリコンｐチャネルトランジス
タのチャネル領域、 Ｒｂは多結晶シリコンｐチャネル
トランジスタのｐ＋型ソースおよびドレイン領域、 ９
ｃは０ＭＯ３のｎチャネルトランジスタのゲーＩ電極、
１０ｃはそのｎ＋型ソースおよびドレイン領域である。
尚、同図には電極配線を記載していないが、それは繁雑
さを避けるためで、また、多結晶シリコンｐチャネル１
−ランジスタのデー１−電極には記号Ｇを記入している
。
さを避けるためで、また、多結晶シリコンｐチャネル１
−ランジスタのデー１−電極には記号Ｇを記入している
。
さて、このようなＥＰＲＯＭの形成方法の工程順断面図
を第４図ｔａ＋〜ｆｄｌに示しており、同図にはセルＣ
を示していないが、これはメインメモリセルに殆ど類似
しているから省略しているものである。
を第４図ｔａ＋〜ｆｄｌに示しており、同図にはセルＣ
を示していないが、これはメインメモリセルに殆ど類似
しているから省略しているものである。
まず、第４図ｒａｔに示すように、ｐ−型シリコン基板
１にｎ型ウェル領域２および高濃度なｎ゛型表面＠域２
１を画定し、次いで、フィールド絶縁膜３を形成する。
１にｎ型ウェル領域２および高濃度なｎ゛型表面＠域２
１を画定し、次いで、フィールド絶縁膜３を形成する。
次いで、第４図（ｂｌに示すように、セルａのフローテ
ィングゲート電極４ａおよびコントロールゲ−］・電極
５ａを被着しパターンニングして、また、多セルｂの多
結晶シリコン膜１１を被着形成する。この多結晶シリコ
ン股１１の形成は上記ゲ−１・電極４ａ。
ィングゲート電極４ａおよびコントロールゲ−］・電極
５ａを被着しパターンニングして、また、多セルｂの多
結晶シリコン膜１１を被着形成する。この多結晶シリコ
ン股１１の形成は上記ゲ−１・電極４ａ。
５ａと同時でも良いし、また、別に被着させても良い。
なお、図に示していないセルＣのゲート電極９ｃはフロ
ーティングデー１−電極４ａまたはコン１−ロールゲー
ト電極５ａの何れかと同時に形成する。
ーティングデー１−電極４ａまたはコン１−ロールゲー
ト電極５ａの何れかと同時に形成する。
次いで、第４図ｆｃｌに示すように、レジスト膜パター
ン１２を形成して、メモリセルの０１型ソースおよびド
レイン領＠６ａをイオン注入によって形ｈ（し、画定す
る。なお、図に示していないセルＣのソースおよびドレ
イン領域１０ａも同時に形成される。
ン１２を形成して、メモリセルの０１型ソースおよびド
レイン領＠６ａをイオン注入によって形ｈ（し、画定す
る。なお、図に示していないセルＣのソースおよびドレ
イン領域１０ａも同時に形成される。
次いで、第４図（ｄ＋に示すように、再度レジスト膜パ
ターン１３を形成して、セルｂの多結晶シリコン膜１１
に硼素をイオン注入し、ｐ＋型ソースおよびドレイン領
域８ｂを画定する。多結晶シリコン膜１１の残り部分が
チャネル領域７ｂとなる。
ターン１３を形成して、セルｂの多結晶シリコン膜１１
に硼素をイオン注入し、ｐ＋型ソースおよびドレイン領
域８ｂを画定する。多結晶シリコン膜１１の残り部分が
チャネル領域７ｂとなる。
［発明が解決しようとする問題点１
ところで、上記の形成方法において、第４図ｔｃ＋で説
明したメモリセルのソースおよびドレイン領域６ａの形
成は、ゲート電極４ａ、 ５ａをマスクにして自己整合
的に形成することができるため、微細パターンニングが
必要でなく、等借金面転写のマスク位置合わせ装置を用
いてパターンニングされる。
明したメモリセルのソースおよびドレイン領域６ａの形
成は、ゲート電極４ａ、 ５ａをマスクにして自己整合
的に形成することができるため、微細パターンニングが
必要でなく、等借金面転写のマスク位置合わせ装置を用
いてパターンニングされる。
一方、第４図ｆｄ＋で説明したセルｂ（多結晶シリコン
ｐチャネルｌ−ランジスタ）のソースおよびドレイン領
域６ａの形成は、従前は同様なマスク位置合わせ装置を
用いてパターンニングしていたが、全般の微細化に伴い
、セルｂも小型化されてきており、そのため、微細パタ
ーンの形成に適した縮小繰り返し露光のステッパー（縮
小露光装置）を用いないと、その作成が困雌となってき
た。
ｐチャネルｌ−ランジスタ）のソースおよびドレイン領
域６ａの形成は、従前は同様なマスク位置合わせ装置を
用いてパターンニングしていたが、全般の微細化に伴い
、セルｂも小型化されてきており、そのため、微細パタ
ーンの形成に適した縮小繰り返し露光のステッパー（縮
小露光装置）を用いないと、その作成が困雌となってき
た。
ステッパーはマスク位置合わせ装置に比べて、大変に工
数のかかる露光作業である。
数のかかる露光作業である。
本発明は、この点を改善するための形成方法を提案する
ものである。
ものである。
［問題点を解決するための手段］
その問題は、−導電型ウェル領域上に、ゲート絶縁膜を
介して多結晶シリコン模からなる同一導電型チャネル領
域と、該チャネル領域の両側に多結晶シリコン膜からな
る異種導電型ソースおよびドレイン領域を設けた多結晶
シリコントランジス夕の形成方法であって、絶縁膜を介
した多結晶シリコン膜によって前記チャネルＭｂ３２を
マスクし、イオン注入して前記異種導電型ソースおよび
ドレイン領域を形成する工程が含まれる半導体装置の製
造方法によって解決される。
介して多結晶シリコン模からなる同一導電型チャネル領
域と、該チャネル領域の両側に多結晶シリコン膜からな
る異種導電型ソースおよびドレイン領域を設けた多結晶
シリコントランジス夕の形成方法であって、絶縁膜を介
した多結晶シリコン膜によって前記チャネルＭｂ３２を
マスクし、イオン注入して前記異種導電型ソースおよび
ドレイン領域を形成する工程が含まれる半導体装置の製
造方法によって解決される。
［作用］
即ち、多結晶シリコン１〜ランジスタのチャネル領域を
絶縁膜を介した多結晶シリコン膜でマスクして、ソース
およびドレイン領域をイオン注入する。その絶縁膜を介
した多結晶シリコン険は、他のセルのゲート絶縁膜、ゲ
−１・電極の形成工程と共用にする。
絶縁膜を介した多結晶シリコン膜でマスクして、ソース
およびドレイン領域をイオン注入する。その絶縁膜を介
した多結晶シリコン険は、他のセルのゲート絶縁膜、ゲ
−１・電極の形成工程と共用にする。
そうすると、そのソースおよびドレイン領域も自己整合
的に形成することができて、ステツパーのような工数の
かかる露光作業は必要なく、微細なソースおドレイン領
域が形成される。
的に形成することができて、ステツパーのような工数の
かかる露光作業は必要なく、微細なソースおドレイン領
域が形成される。
［実施例］
以下、図面を参照して実施例によってＩｉ￥細に説明す
る。
る。
第１図（ａｌ〜（ｅｌは本発明にかかる形成工程順断面
図である。まず、同図ｆａｔに示すように、ｐ−型シリ
コン基板Ｉにｎ型ウェル領域２および高濃度なｎ＋型表
面領域２１を画定し、次いで、フィールド絶縁膜３を形
成する。
図である。まず、同図ｆａｔに示すように、ｐ−型シリ
コン基板Ｉにｎ型ウェル領域２および高濃度なｎ＋型表
面領域２１を画定し、次いで、フィールド絶縁膜３を形
成する。
次いで、第１図（ト））に示すように、セルａ （メモ
リセル）のゲート絶縁膜１４およびフローティングゲー
ト電極４ａをパターンニングし、また、セルｂのゲーＩ
・絶縁膜１５および多結晶シリコン膜１６をパターンニ
ングする。この多結晶シリコン膜１６の被着は上記ゲー
ト絶縁１！ｆｉ１４やゲート電極４ａと同時でも良いし
、また、別に被着させても良い。それば、フローティン
グゲルト電極４ａと多結晶シリコン膜Ｉ６とのｎ型不純
物濃度が異なるからで、同時に気相成長法で被着して別
途にイオン注入してもよいし、また、別々に含有不純物
濃度の異なる多結晶シリコン膜を被着させても良い。
リセル）のゲート絶縁膜１４およびフローティングゲー
ト電極４ａをパターンニングし、また、セルｂのゲーＩ
・絶縁膜１５および多結晶シリコン膜１６をパターンニ
ングする。この多結晶シリコン膜１６の被着は上記ゲー
ト絶縁１！ｆｉ１４やゲート電極４ａと同時でも良いし
、また、別に被着させても良い。それば、フローティン
グゲルト電極４ａと多結晶シリコン膜Ｉ６とのｎ型不純
物濃度が異なるからで、同時に気相成長法で被着して別
途にイオン注入してもよいし、また、別々に含有不純物
濃度の異なる多結晶シリコン膜を被着させても良い。
次いで、第１図ｔｃ＋に示ずように、セルａの絶縁膜１
７とコントロールゲート電極５ａをパターンニングし、
同時に、多結晶シリコンｐチャネル１−ランジスタの絶
縁膜１７’と多結晶シリコン膜１）（を形成パターンニ
ングする。
７とコントロールゲート電極５ａをパターンニングし、
同時に、多結晶シリコンｐチャネル１−ランジスタの絶
縁膜１７’と多結晶シリコン膜１）（を形成パターンニ
ングする。
次いで、第１図（ｄｉに示すように、レジスト験パター
ン１２を形成して、セルａのｎ＋型ソースおよびドレイ
ン領域６ａをイオン注入して作成する。これは、従来と
同しである。
ン１２を形成して、セルａのｎ＋型ソースおよびドレイ
ン領域６ａをイオン注入して作成する。これは、従来と
同しである。
次いで、第１図（ｅｌに示すように、再度レジスト膜パ
ターンＩ９を形成し、セルｂの多結晶シリコン膜１６に
１０１ｂ／−程度の硼素をイオン注入し、ｐ＋型ソース
およびドレイン領域８ｂを画定する。多結晶シリコン膜
１１の残り部分がチャネル領域７ｂとなるが、この際、
チャネル領域７ｂ−１−には絶縁膜１７′と多結晶シリ
コン膜１８がマスクとして形成されているから、そのマ
スクを利用して自己整合的にパターンニングする。そう
すると、レジスト膜パターン１９は比較的に粗いマスク
で良くて、ステツパーを用いなくとも形成できる。
ターンＩ９を形成し、セルｂの多結晶シリコン膜１６に
１０１ｂ／−程度の硼素をイオン注入し、ｐ＋型ソース
およびドレイン領域８ｂを画定する。多結晶シリコン膜
１１の残り部分がチャネル領域７ｂとなるが、この際、
チャネル領域７ｂ−１−には絶縁膜１７′と多結晶シリ
コン膜１８がマスクとして形成されているから、そのマ
スクを利用して自己整合的にパターンニングする。そう
すると、レジスト膜パターン１９は比較的に粗いマスク
で良くて、ステツパーを用いなくとも形成できる。
そのため、露光処理の工数を低減することができ、また
、品質向上にも効果がある。なお、多結晶シリコン膜１
８は、第１図ｆｃ）に説明した工程において、コントロ
ールゲート電極５ａと同時に形成しており、ｎ型不純物
を１１１１９／ｃ４程度に含んでいるためｐ型化しない
。
、品質向上にも効果がある。なお、多結晶シリコン膜１
８は、第１図ｆｃ）に説明した工程において、コントロ
ールゲート電極５ａと同時に形成しており、ｎ型不純物
を１１１１９／ｃ４程度に含んでいるためｐ型化しない
。
上記は多結晶シリコンｐチャネルトランジスタで説明し
たが、本発明はそのｉＩ導電型にも適用できる。
たが、本発明はそのｉＩ導電型にも適用できる。
［発明の効果］
以上の説明から明らかなように、本発明によれば多結晶
シリコントランジスタを含むＣｕＯ２から構成されるＩ
Ｃにおいて、そのコストダウンと高品質化に寄与するも
のである。
シリコントランジスタを含むＣｕＯ２から構成されるＩ
Ｃにおいて、そのコストダウンと高品質化に寄与するも
のである。
第１図（ａｌ〜＋ｅｌは本発明にかかる形成工程順断面
図、第２図はＥＰＲＯＭの回路概要配置図、第３図はＥ
ＰＲＯＭの部分断面図、 第４図（ａｌ〜ｌｄｌは従来の形成工程順断面図である
。 図において、 １はｐ−型シリコン基板、 ２はｎ型ウェル領域、 ３はフィールド絶縁膜、 ４ａはメモリセルのフローティングゲート電極、５ａは
メモリセルのコントロールゲート電極、６ａはメモリセ
ルのｎ＋型ソースおよびドレイン領域、 ７ｂは多結晶シリコントチャネルトランジスタのチャネ
ル領域、 ８ｂは多結晶シリコントチャネルトランジスタのｐ＋型
ソースおよびドレイン領域、 ！２．１３．１９はレジスト膜パターン、１１、１６．
１８は多結晶シリコン膜、１４、１５はゲート絶縁膜、 １７．１７’は絶縁膜 を示している。 ＾ ＾
＾Ｏｆ３ ０
図、第２図はＥＰＲＯＭの回路概要配置図、第３図はＥ
ＰＲＯＭの部分断面図、 第４図（ａｌ〜ｌｄｌは従来の形成工程順断面図である
。 図において、 １はｐ−型シリコン基板、 ２はｎ型ウェル領域、 ３はフィールド絶縁膜、 ４ａはメモリセルのフローティングゲート電極、５ａは
メモリセルのコントロールゲート電極、６ａはメモリセ
ルのｎ＋型ソースおよびドレイン領域、 ７ｂは多結晶シリコントチャネルトランジスタのチャネ
ル領域、 ８ｂは多結晶シリコントチャネルトランジスタのｐ＋型
ソースおよびドレイン領域、 ！２．１３．１９はレジスト膜パターン、１１、１６．
１８は多結晶シリコン膜、１４、１５はゲート絶縁膜、 １７．１７’は絶縁膜 を示している。 ＾ ＾
＾Ｏｆ３ ０
Claims (1)
- 一導電型ウェル領域上に、ゲート絶縁膜を介して多結
晶シリコン膜からなる同一導電型チャネル領域と、該チ
ャネル領域の両側に多結晶シリコン膜からなる異種導電
型ソースおよびドレイン領域を設けた多結晶シリコント
ランジスタの形成方法であつて、絶縁膜を介した多結晶
シリコン膜によつて前記チャネル領域をマスクし、イオ
ン注入して前記異種導電型ソースおよびドレイン領域を
形成する工程が含まれてなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153033A JPS6213064A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153033A JPS6213064A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6213064A true JPS6213064A (ja) | 1987-01-21 |
Family
ID=15553498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153033A Pending JPS6213064A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0559407A3 (en) * | 1992-03-02 | 1997-02-12 | Motorola Inc | Fabricating dual gate thin film transistors |
-
1985
- 1985-07-10 JP JP60153033A patent/JPS6213064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0559407A3 (en) * | 1992-03-02 | 1997-02-12 | Motorola Inc | Fabricating dual gate thin film transistors |
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