JPS6214251A - 装置間制御信号授受方式 - Google Patents
装置間制御信号授受方式Info
- Publication number
- JPS6214251A JPS6214251A JP15241485A JP15241485A JPS6214251A JP S6214251 A JPS6214251 A JP S6214251A JP 15241485 A JP15241485 A JP 15241485A JP 15241485 A JP15241485 A JP 15241485A JP S6214251 A JPS6214251 A JP S6214251A
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- JP
- Japan
- Prior art keywords
- circuit
- control signal
- port memory
- dual port
- control
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一対の回路装置間で割込み信号等の制御信号
を相互に授受する制御信号授受方式に関し、特に、回路
装置間の制御信号用接続線の所要本数を削減し得るよう
にしたものである。
を相互に授受する制御信号授受方式に関し、特に、回路
装置間の制御信号用接続線の所要本数を削減し得るよう
にしたものである。
従来、一対の回路装置間で割込み信号等の制御信号を相
ηに授受する場合には、各回路装置内にそれぞれ制御信
号発生回路を設置していたので、各回路の構成がともに
複雑となるのみならず、相写間の制御信号線が各制御系
統毎に２本ずつ必要であった。
ηに授受する場合には、各回路装置内にそれぞれ制御信
号発生回路を設置していたので、各回路の構成がともに
複雑となるのみならず、相写間の制御信号線が各制御系
統毎に２本ずつ必要であった。
したがって、制御信号の種類が増えて制御系統が増大し
たときには、極めて多数の制御信号線を必要とすること
になり、回路装置間に要する接続線材の緩か増大するの
みならず、相ｑ間の接続が複雑となる欠点があった。
たときには、極めて多数の制御信号線を必要とすること
になり、回路装置間に要する接続線材の緩か増大するの
みならず、相ｑ間の接続が複雑となる欠点があった。
（発生が解決しようとする問題点〕
そこで、本発明の目的は、Ｉ−述の欠点を除去し、制御
信号線の本数を減少させることができるように適９ノに
構Ｊ＆１．た装置間制御信号授受方式を提供することに
ある。
信号線の本数を減少させることができるように適９ノに
構Ｊ＆１．た装置間制御信号授受方式を提供することに
ある。
（問題点を解決するためのＨ貨）
本発明においては、１．述した問題点を解決するために
、デュアルポートメモリ回路内に制御信号発生回路を設
け、回路装置の一方からデュアルポートメモリ回路に対
する所定データの読出［、もしくは南込みの処理を行な
うことによってル制御信１発生回路から制御計ｔ３を発
生させ、その制御信号を他方の回路装置に授グーするよ
うに構成する。
、デュアルポートメモリ回路内に制御信号発生回路を設
け、回路装置の一方からデュアルポートメモリ回路に対
する所定データの読出［、もしくは南込みの処理を行な
うことによってル制御信１発生回路から制御計ｔ３を発
生させ、その制御信号を他方の回路装置に授グーするよ
うに構成する。
したがって、本発明によれば、回路装置間に設ける制御
信号線の所要本数を大幅に削減す”ることができる。
信号線の所要本数を大幅に削減す”ることができる。
以ドに図面を参照して実施例につき本発明の詳細な説明
する。
する。
まず、従来方式による制御信号授受の回路構成の例を第
２図に示す。
２図に示す。
第２図示の従来構成においては、回路装置 （Ａ／）ｌ
および１「す路装置（Ｂ）２はそれぞれ３系統のブロッ
クから４Ｉ！成されている。
および１「す路装置（Ｂ）２はそれぞれ３系統のブロッ
クから４Ｉ！成されている。
第１は、デュアルポートメモリに対するデータの占込み
または読出しを行なうブロックである。
または読出しを行なうブロックである。
このブロックにおいては、回路装置（Ａ）ｌはデュアル
ポートメモリ制御回路（Ａ）３およびデュアルポートメ
モリ回路４をｍ−ｘでおり、また、回路装置 （Ｂ）２
はデュアルポートメモリ制御回路（Ｂ）５を備えている
。したがって、このブロックにおける回路装置（Ａ）
１と回路装置（Ｂ）２との接続は、回路袋Ｎ（Ｂ）２内
のデュアルポートメモリ制御回路（Ｂ）５からの読出し
信号線１０３および占込み信号線＋０４によって行なわ
れる。
ポートメモリ制御回路（Ａ）３およびデュアルポートメ
モリ回路４をｍ−ｘでおり、また、回路装置 （Ｂ）２
はデュアルポートメモリ制御回路（Ｂ）５を備えている
。したがって、このブロックにおける回路装置（Ａ）
１と回路装置（Ｂ）２との接続は、回路袋Ｎ（Ｂ）２内
のデュアルポートメモリ制御回路（Ｂ）５からの読出し
信号線１０３および占込み信号線＋０４によって行なわ
れる。
第２は、回路装置（Ａ）】から回路装置（Ｂ）２へ制御
信号を授り“−するブロックである。
信号を授り“−するブロックである。
このブロックにおいては、回路装置（Ａ）ｌは制御信号
起動回路（Ａ）６および制御信号発生回路（Ａ）７を備
えており、また、回路袋Ｍ （Ｂ）２は制御計（）判別
回路 （Ｂ）８を備えている。したがって、このブロッ
クにおける回路装置（Ａ） １と回路装置１ （Ｂ）２
との接続は、回路袋Ｍ（Ａ）ｌ内の制御信号発生回路（
Ａ）７からの制御信号線（Ａ）ＩＨによって行なわれる
。
起動回路（Ａ）６および制御信号発生回路（Ａ）７を備
えており、また、回路袋Ｍ （Ｂ）２は制御計（）判別
回路 （Ｂ）８を備えている。したがって、このブロッ
クにおける回路装置（Ａ） １と回路装置１ （Ｂ）２
との接続は、回路袋Ｍ（Ａ）ｌ内の制御信号発生回路（
Ａ）７からの制御信号線（Ａ）ＩＨによって行なわれる
。
ｆｆ１３は１回路装置（ロ）２から回路装置ｉ！１（Ａ
）１ヘル制御信桂を授シーするプｒＪ−／りである。
）１ヘル制御信桂を授シーするプｒＪ−／りである。
このブロックにおいては、回路装置（Ｂ）２は１−制御
信号起動回路 （Ｂ）１１および制御計ｔ）発生回路（
Ｂ）１０を備えており、また、回路袋ＰＩ（Ａ／）ｌは
制御信号判別回路（Ａ）９を備えている。したがって、
このブロックにおける回路装置（Ａ）１と回路袋Ｍ （
Ｂ）２との接続は１回路装置（Ｂ）２の制御信号発生回
路（Ｂ）１Ｇからのル制御信−）線（Ｂ）１０７によっ
て行なわれる。
信号起動回路 （Ｂ）１１および制御計ｔ）発生回路（
Ｂ）１０を備えており、また、回路袋ＰＩ（Ａ／）ｌは
制御信号判別回路（Ａ）９を備えている。したがって、
このブロックにおける回路装置（Ａ）１と回路袋Ｍ （
Ｂ）２との接続は１回路装置（Ｂ）２の制御信号発生回
路（Ｂ）１Ｇからのル制御信−）線（Ｂ）１０７によっ
て行なわれる。
なお、図示の回路構成では、回路装置間の制御１系統が
一系統の場合を示しているが、制御系統の数が増えた場
合には、制御信号線の本数は系統数の２倍ずつ増大する
ことになる。
一系統の場合を示しているが、制御系統の数が増えた場
合には、制御信号線の本数は系統数の２倍ずつ増大する
ことになる。
本発明制御信号授受方式においては、このように制御信
号線の本数が増大することがないようにすべく、デュア
ルポートメモリを備えた方の回路装置内に、双方の回路
装置に必要な制御信号発生回路をまとめて設け、各回路
装置からデュアルポートメモリへの読出しまたは書込み
の処理を行なう操作のみによって制御計（）を発生させ
るように構成し、それによって、回路装置間を接続すべ
き制御信号線の所要本数を大幅に減少させる。
号線の本数が増大することがないようにすべく、デュア
ルポートメモリを備えた方の回路装置内に、双方の回路
装置に必要な制御信号発生回路をまとめて設け、各回路
装置からデュアルポートメモリへの読出しまたは書込み
の処理を行なう操作のみによって制御計（）を発生させ
るように構成し、それによって、回路装置間を接続すべ
き制御信号線の所要本数を大幅に減少させる。
本発明方式による制御信号授受の一実施例の１ｔ１１路
構成を第１図に示す。
構成を第１図に示す。
第１図示の回路構成においては、制御信号用起動回路６
および＋１１びに制御信号発生回路７および１０をまと
めて、一方の回路装置１（Ａ）ｌ内のデュアルポートメ
モリ回路４内のレジスタ領域に設け、制御信号２０７お
よび２１０の発生を、デュアルポートメモリ回路４に対
する書込みまたは読出しを実行することによって行なう
。
および＋１１びに制御信号発生回路７および１０をまと
めて、一方の回路装置１（Ａ）ｌ内のデュアルポートメ
モリ回路４内のレジスタ領域に設け、制御信号２０７お
よび２１０の発生を、デュアルポートメモリ回路４に対
する書込みまたは読出しを実行することによって行なう
。
すなわち、回路装置（Ａ） ｌから１１１１路装置（Ｂ
）２へ制御計１）を送出する場合には、回路装置１（Ａ
）１のデュアルポートメモリ制御回路（＾）３からアク
セス信号（Ａ）２ｏ＋をデュアルポートメモリ回路４お
よび接続線（Ａ）２０５を介１７て制御信号起動回路（
Ａ）６に供給する。その制御信号起動回路（＾）６から
は起動信号（Ａ）２ｏｅを制御信−）発ノ１回路（Ａ）
７に送出することにより、制御信号（Ａ）２０７を発生
させる。その制御信号（Ａ）２０７は、回路装！ｆ（Ｂ
）２内の制御信号判別回路（Ｂ）８に供給されて、制御
信号の到達を知らせる。
）２へ制御計１）を送出する場合には、回路装置１（Ａ
）１のデュアルポートメモリ制御回路（＾）３からアク
セス信号（Ａ）２ｏ＋をデュアルポートメモリ回路４お
よび接続線（Ａ）２０５を介１７て制御信号起動回路（
Ａ）６に供給する。その制御信号起動回路（＾）６から
は起動信号（Ａ）２ｏｅを制御信−）発ノ１回路（Ａ）
７に送出することにより、制御信号（Ａ）２０７を発生
させる。その制御信号（Ａ）２０７は、回路装！ｆ（Ｂ
）２内の制御信号判別回路（Ｂ）８に供給されて、制御
信号の到達を知らせる。
一力、回路装置（ロ）２から回路装置（Ａ） ｌへ制御
信号を送出する場合には、回路装Ｍ（ロ）２のデュアル
ポートメモリ制御回路（Ｂ）５から７クセス信１″ｔ
（Ｂ）２０３をデュアルポートメモリ回路４および接続
線２０８を介して、制御信号起動回路（Ｂ） ｌ １に
送出する。その制御信号起動回路１１からは起動信号（
Ｂ）２０９を制御信号発生回路（Ｂ）１０ Ｋ供給する
ことにより、制御信号（ロ）２１０を発生させる。
信号を送出する場合には、回路装Ｍ（ロ）２のデュアル
ポートメモリ制御回路（Ｂ）５から７クセス信１″ｔ
（Ｂ）２０３をデュアルポートメモリ回路４および接続
線２０８を介して、制御信号起動回路（Ｂ） ｌ １に
送出する。その制御信号起動回路１１からは起動信号（
Ｂ）２０９を制御信号発生回路（Ｂ）１０ Ｋ供給する
ことにより、制御信号（ロ）２１０を発生させる。
その制御信号（Ｂ）２１０は、１白接に制御信−１判別
回路 （Ａ）９に供給され、制御４１−３のｉｌｌ達を
知らｔする。
回路 （Ａ）９に供給され、制御４１−３のｉｌｌ達を
知らｔする。
成の例を示すブロック線図である。
すなわち、制御信号（Ｂ）２１０の制御上１３判別回路
（Ａ）９に対する供給は従来のように接続線を要するこ
となく、回路装お（Ａ） １の内部で行なうことができ
る。
（Ａ）９に対する供給は従来のように接続線を要するこ
となく、回路装お（Ａ） １の内部で行なうことができ
る。
したがって、本実施例〒は、回路装置１１（Ａ）ｌと回
路装置（Ｂ）２との間の制御信号線の本数を１／２に削
減することができる。
路装置（Ｂ）２との間の制御信号線の本数を１／２に削
減することができる。
以トの説明から明らかなように、本発明によれば、 一
対の回路装置のいずれかに内蔵したデュアルポートメモ
リ回路の領域に制御信号発生回路を設けてその制御信号
発生動作の起動をデュアルポートメモリ回路に対するデ
ータの書込みまたは読出しの処理によって行なうことに
より、回路装置間に設ける制御信号線の所要本数を大幅
に削減し得るという格別の効果が得られる。
対の回路装置のいずれかに内蔵したデュアルポートメモ
リ回路の領域に制御信号発生回路を設けてその制御信号
発生動作の起動をデュアルポートメモリ回路に対するデ
ータの書込みまたは読出しの処理によって行なうことに
より、回路装置間に設ける制御信号線の所要本数を大幅
に削減し得るという格別の効果が得られる。
第１図は本発明方式による制御信号授受の一実施例の回
路構成を示すブロー２り図、 第２図は従来方式による制御信号授受の回路装１・・・
回路装置１（Ａ）、 ２・・・回路装置（Ｂ）、 ３．５・・・デュアルポートメモリ制御回路（Ａ）、（
Ｂ）、 ４・・・デュアルポートメモリ回路、 ６．１１・・・制御信号起動回路（＾）、（Ｂ） 。 ７．１０・・・制御信号発生回路（＾）、（Ｂ）、８．
９・・・制御信号判別回路（Ｂ）、（Ａ） 。
路構成を示すブロー２り図、 第２図は従来方式による制御信号授受の回路装１・・・
回路装置１（Ａ）、 ２・・・回路装置（Ｂ）、 ３．５・・・デュアルポートメモリ制御回路（Ａ）、（
Ｂ）、 ４・・・デュアルポートメモリ回路、 ６．１１・・・制御信号起動回路（＾）、（Ｂ） 。 ７．１０・・・制御信号発生回路（＾）、（Ｂ）、８．
９・・・制御信号判別回路（Ｂ）、（Ａ） 。
Claims (1)
- いずれかに内蔵したデュアルポートメモリ回路を共有す
る一対の回路装置間で相互に制御信号を授受する制御信
号授受方式において、前記デュアルポートメモリ回路内
に制御信号発生回路を設け、前記回路装置の一方から前
記デュアルポートメモリ回路に対する所定データの読出
しもしくは書込みの処理を行なうことによって前記制御
信号発生回路から制御信号を発生させ、その制御信号を
前記回路装置の他方に授与するようにしたことを特徴と
する装置間制御信号授受方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15241485A JPS6214251A (ja) | 1985-07-12 | 1985-07-12 | 装置間制御信号授受方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15241485A JPS6214251A (ja) | 1985-07-12 | 1985-07-12 | 装置間制御信号授受方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214251A true JPS6214251A (ja) | 1987-01-22 |
Family
ID=15539988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15241485A Pending JPS6214251A (ja) | 1985-07-12 | 1985-07-12 | 装置間制御信号授受方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214251A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045862A (ja) * | 1983-08-23 | 1985-03-12 | Matsushita Electric Ind Co Ltd | 共有メモリ装置 |
-
1985
- 1985-07-12 JP JP15241485A patent/JPS6214251A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045862A (ja) * | 1983-08-23 | 1985-03-12 | Matsushita Electric Ind Co Ltd | 共有メモリ装置 |
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