JPS616754A - ダイレクト・メモリ・アクセス転送方式 - Google Patents
ダイレクト・メモリ・アクセス転送方式Info
- Publication number
- JPS616754A JPS616754A JP12774884A JP12774884A JPS616754A JP S616754 A JPS616754 A JP S616754A JP 12774884 A JP12774884 A JP 12774884A JP 12774884 A JP12774884 A JP 12774884A JP S616754 A JPS616754 A JP S616754A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- control
- dma
- data
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータシステム等におけるダイ
レクト・メモリ・アクセス転送方式に関するものである
。
レクト・メモリ・アクセス転送方式に関するものである
。
マイクロプロセッサを制御中枢とするマイクロコンピュ
ータシステムにおいてプログラムにより入出力の制御を
行う場合は、その処理に数命令サイクルが必要であるの
で、２０〜１００ Ｉｓを要する。
ータシステムにおいてプログラムにより入出力の制御を
行う場合は、その処理に数命令サイクルが必要であるの
で、２０〜１００ Ｉｓを要する。
従って高速の入出力を必要とする場合はダイレクト・メ
モリ・アクセス（以下ＤＭ八と記す）転送方式が用いら
れる。この方式はＤＭＡ制御回路が入出力機器間、メモ
リ間又は入出力機器とメモリとの間でのデータ転送を行
わせるものであり、高速転送が可能であるが、従来の方
式ではマイクロプロセッサはこのデータ転送の開停止状
態となるので、マイクロプロセッサの使用効率が低いと
いう難点がある。
モリ・アクセス（以下ＤＭ八と記す）転送方式が用いら
れる。この方式はＤＭＡ制御回路が入出力機器間、メモ
リ間又は入出力機器とメモリとの間でのデータ転送を行
わせるものであり、高速転送が可能であるが、従来の方
式ではマイクロプロセッサはこのデータ転送の開停止状
態となるので、マイクロプロセッサの使用効率が低いと
いう難点がある。
以下従来の囲＾転送方式を図面の簡単な説明する。
第３図は従来のＩ）ＭＡ転送方式によるブロック図であ
り、マイクロプロセッサ１はその動作制御用のプログラ
ムを格納しであるプログラムメモリ３、ＤＭＡ転送の対
象となるデータを格納するメモリ４、開へ転送の対象と
なる入出力機器５及びＤＭＡ制御回路２等がアドレスバ
ス２１、データバス２２、制御バス２３．２４を介して
接続されている。ダイレクトメモリ制御回路２とマイク
ロプロセッサ１及び入出力機器５とは制御線にて接続さ
れている。
り、マイクロプロセッサ１はその動作制御用のプログラ
ムを格納しであるプログラムメモリ３、ＤＭＡ転送の対
象となるデータを格納するメモリ４、開へ転送の対象と
なる入出力機器５及びＤＭＡ制御回路２等がアドレスバ
ス２１、データバス２２、制御バス２３．２４を介して
接続されている。ダイレクトメモリ制御回路２とマイク
ロプロセッサ１及び入出力機器５とは制御線にて接続さ
れている。
第４図は上述の回路におけるＤＭＡ転送方式の手順を示
すタイムチャートである。
すタイムチャートである。
常時はアドレスバス２１□データバス２２及び制御バス
２３．２４の占有権はマイクロプロセッサ１が有し、こ
れを利用してプログラムメモリ３からプログラムデータ
を読込んだり、入出力機器５の制御をしたり、メモリ４
の続出し、書込み制御をプログラムに従って実行してい
る。
２３．２４の占有権はマイクロプロセッサ１が有し、こ
れを利用してプログラムメモリ３からプログラムデータ
を読込んだり、入出力機器５の制御をしたり、メモリ４
の続出し、書込み制御をプログラムに従って実行してい
る。
而して第４図（ａ）に示すように入出力機器５からＤＭ
Ａ要求がＤＭＡ制御回路２へ出されると、即ち信号ＤＲ
Ｑ ＝“１″になると、叶Ａ制御回路２はこれを受付け
て、第４図（ｂ）に示すようにマイクロプロセッサ１に
対してバス開放要求信号＋ＩＲＱ ＝“１”を出力する
。マイクロプロセッサｌはこれを受付けると、その動作
上の都合の良い時点で、アドレスバス２１、データバス
２２及び制御バス２３．２４を高インピーダンスのフロ
ーティング状態とし、同時にこれらのバスをフローティ
ング状態にしたことを報じる信号ＨＬＤＡ ＝“１”
〔第４図（Ｃ）〕をＤＭＡ制御回路２に発する。これに
よってマイクロプロセッサ１は動作を“停止し、第４図
＋ｄ）に示すようにバスの占有権をＤＭＡ制御回路２に
譲る。
Ａ要求がＤＭＡ制御回路２へ出されると、即ち信号ＤＲ
Ｑ ＝“１″になると、叶Ａ制御回路２はこれを受付け
て、第４図（ｂ）に示すようにマイクロプロセッサ１に
対してバス開放要求信号＋ＩＲＱ ＝“１”を出力する
。マイクロプロセッサｌはこれを受付けると、その動作
上の都合の良い時点で、アドレスバス２１、データバス
２２及び制御バス２３．２４を高インピーダンスのフロ
ーティング状態とし、同時にこれらのバスをフローティ
ング状態にしたことを報じる信号ＨＬＤＡ ＝“１”
〔第４図（Ｃ）〕をＤＭＡ制御回路２に発する。これに
よってマイクロプロセッサ１は動作を“停止し、第４図
＋ｄ）に示すようにバスの占有権をＤＭＡ制御回路２に
譲る。
ＤＭＡ制御回路２はこれを受けてＤＭＡ転送すべきメモ
リ４のアドレス１をアドレスバス２２に出力し〔第４図
（ｒ））、次いでデータを読込むべき入出力機器５を指
定するための信号ＤＡＣＫを０”とする〔第４図（ｅ）
〕。
リ４のアドレス１をアドレスバス２２に出力し〔第４図
（ｒ））、次いでデータを読込むべき入出力機器５を指
定するための信号ＤＡＣＫを０”とする〔第４図（ｅ）
〕。
次にＤＭＡ ｆｒｌＪ御回路２は入出力機器５からのデ
ータ読込みを指示する信号１１０ Ｒを“θ″として〔
第４図（ｈｌ）、制御バス２３に乗せ、入出力機器５か
らの読込データをデータバス２１上に乗せしめる（第４
図（ｇｌｌ。次に［１ＭＡ制御回路はメモリ４のデータ
書込を指示する信号前ｉを“０”として〔第４図ｔｉｅ
）、制御バス２４に乗せ、上記データをメモリ４に書込
ませる。このようにしてＤＭＡ制御回路・２によってア
ドレスとＴ１０ Ｒと面とを順次出力することによりｎ
個の所要データの転送が行われ、それが終了すると入出
力機器５は信号ＤＲ（１を“０″として聞＾制御回路２
にＤＭＡ転送の終了を知らせる。ＤＭＡ制御回路２はこ
れを受けて信号ＩＲＱをθ″とすると共にアドレスバス
２１、データバス２２及び制御バス２３．２４をフロー
ティング状態にして、ハスの占有権をマイクロプロセッ
サ１に譲る。マイクロプロセッサ１はこれを受けて信号
■ＬＤＡを“Ｏ”として停止状態から通常の動作に復帰
する。
ータ読込みを指示する信号１１０ Ｒを“θ″として〔
第４図（ｈｌ）、制御バス２３に乗せ、入出力機器５か
らの読込データをデータバス２１上に乗せしめる（第４
図（ｇｌｌ。次に［１ＭＡ制御回路はメモリ４のデータ
書込を指示する信号前ｉを“０”として〔第４図ｔｉｅ
）、制御バス２４に乗せ、上記データをメモリ４に書込
ませる。このようにしてＤＭＡ制御回路・２によってア
ドレスとＴ１０ Ｒと面とを順次出力することによりｎ
個の所要データの転送が行われ、それが終了すると入出
力機器５は信号ＤＲ（１を“０″として聞＾制御回路２
にＤＭＡ転送の終了を知らせる。ＤＭＡ制御回路２はこ
れを受けて信号ＩＲＱをθ″とすると共にアドレスバス
２１、データバス２２及び制御バス２３．２４をフロー
ティング状態にして、ハスの占有権をマイクロプロセッ
サ１に譲る。マイクロプロセッサ１はこれを受けて信号
■ＬＤＡを“Ｏ”として停止状態から通常の動作に復帰
する。
以上詳述したところから明らかな如〈従来のＤＭＡ転送
方式による場合はマイクロプロセッサは回＾転送の間バ
スをＤＭＡ制御回路に占有されてその勲作を停止するの
で使用効率が低下するのである。
方式による場合はマイクロプロセッサは回＾転送の間バ
スをＤＭＡ制御回路に占有されてその勲作を停止するの
で使用効率が低下するのである。
本発明は斯かる事情に鑑みてなされたものであって、Ｄ
ＭＡ転送時にはバスを分離することとしてプロセッサの
使用効率の低下なしにＤＭ＾転送を行なえるＤＭＡ転送
方式を提供することを目的とする。
ＭＡ転送時にはバスを分離することとしてプロセッサの
使用効率の低下なしにＤＭ＾転送を行なえるＤＭＡ転送
方式を提供することを目的とする。
本発明に係る叶＾転送方式はプロセッサと、その動作制
御用のプログラムを格納するプログラムメモリとを接続
するアドレスバス、データバス及び制御バスと、ダイレ
クト・メモリ・アクセス制御回路と、ダイレクト・メモ
リ・アクセス転送メモリ又はダイレクト・メモリ・アク
セス転送入出力回路とを接続するアドレスバス、データ
バス及び制御バスとをバスバッファを介して結合し、ダ
イレクト・メモリ・アクセス転送時には前記ノ＼スバソ
ファによって前記プロセッサ側のアドレスノース、デー
タバス及び制御バスと、ダイレクト・メモリ・アクセス
制御回路側のアドレスノース、データバス及び制御ハス
とを分離させることを特徴とする特 〔実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。
御用のプログラムを格納するプログラムメモリとを接続
するアドレスバス、データバス及び制御バスと、ダイレ
クト・メモリ・アクセス制御回路と、ダイレクト・メモ
リ・アクセス転送メモリ又はダイレクト・メモリ・アク
セス転送入出力回路とを接続するアドレスバス、データ
バス及び制御バスとをバスバッファを介して結合し、ダ
イレクト・メモリ・アクセス転送時には前記ノ＼スバソ
ファによって前記プロセッサ側のアドレスノース、デー
タバス及び制御バスと、ダイレクト・メモリ・アクセス
制御回路側のアドレスノース、データバス及び制御ハス
とを分離させることを特徴とする特 〔実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。
第１図は本発明方式の実施状態を示すブロック図、第２
図はその動作説明のためのタイムチャートである。
図はその動作説明のためのタイムチャートである。
図においてｌはマイクロコンピュータシステムの制御中
枢となっているマイクロプロセッサであり、アドレスバ
スｌｌａ、ｌｉｂ 、データバス１２ａ、１２ｂ 。
枢となっているマイクロプロセッサであり、アドレスバ
スｌｌａ、ｌｉｂ 、データバス１２ａ、１２ｂ 。
制御バス１３ａ、 １３ｂ、 １４ａ、 １４ｂを介し
てＤＭＡ制御回路２、プログラムメモリ３、メモリ４、
入出力機器５．６と接続されている。アドレスバスｌｌ
ａ 、データバス１２８１制御ハス１３ａ 、１４ａの
一端はマイクロプロセッサＩの出力ポートに直接接続さ
れており、マイクロプロセッサの動作制御用のプログラ
ムを格納しておくプログラムメモリ３とＤＦＩ八転へと
無関係な入出力機器６がこれらのバスｌｌａ、１２ａ。
てＤＭＡ制御回路２、プログラムメモリ３、メモリ４、
入出力機器５．６と接続されている。アドレスバスｌｌ
ａ 、データバス１２８１制御ハス１３ａ 、１４ａの
一端はマイクロプロセッサＩの出力ポートに直接接続さ
れており、マイクロプロセッサの動作制御用のプログラ
ムを格納しておくプログラムメモリ３とＤＦＩ八転へと
無関係な入出力機器６がこれらのバスｌｌａ、１２ａ。
１３ａ、 １４ａに接続されている。
アドレスバスｌｌａの他端はバスバッファ７を介してア
ドレスバスｌｌｂに、データバス１２ａの他端はハスバ
ッフ７８を介してデータバス１２ｂに、また制御バス１
３ａ、１４ａはバスバッファ９，１０夫々を介して制御
バス１３ｂ、 １４ｂに夫々接続されている。
ドレスバスｌｌｂに、データバス１２ａの他端はハスバ
ッフ７８を介してデータバス１２ｂに、また制御バス１
３ａ、１４ａはバスバッファ９，１０夫々を介して制御
バス１３ｂ、 １４ｂに夫々接続されている。
これらマイクロプロセッサ１に直接接続されていないバ
スｌｌｂ、 １２ｂ、 １３ｂ、 １４ｂに囲＾制御回
路２、メモリ４及び 入出力機器５、更に図示されてい
ない、Ｉ）Ｍ／１転送の対象となる他の入出力機器、メ
モリが接続されることになる。その他ＤＭＡ制御回路２
はハスバッファ７．８，９．１０とこれらの制御のため
に接続され、また入出力機器５．６とも制御線にて接続
されている。
スｌｌｂ、 １２ｂ、 １３ｂ、 １４ｂに囲＾制御回
路２、メモリ４及び 入出力機器５、更に図示されてい
ない、Ｉ）Ｍ／１転送の対象となる他の入出力機器、メ
モリが接続されることになる。その他ＤＭＡ制御回路２
はハスバッファ７．８，９．１０とこれらの制御のため
に接続され、また入出力機器５．６とも制御線にて接続
されている。
而して本発明ＤＭＡ転送方式は以上の如き構成を備えた
システムにおいて次の如き手順にて行われる。即ち常時
はＤＭＡ制御回路２はバスバッファ７゜８．９．１０へ
の信号ＨＱＲ（第２図（ｂ）〕を“０″としておきハス
間でのデータ転送が可能な状態にしておく。この場合に
はバスの占有権は総てマイクロプロセッサに有り、マイ
クロプロセッサはプログラムに従い各バスに連なるメモ
リ、入出力機器に対して所要のデータを送り、或いはデ
ータを受りる。
システムにおいて次の如き手順にて行われる。即ち常時
はＤＭＡ制御回路２はバスバッファ７゜８．９．１０へ
の信号ＨＱＲ（第２図（ｂ）〕を“０″としておきハス
間でのデータ転送が可能な状態にしておく。この場合に
はバスの占有権は総てマイクロプロセッサに有り、マイ
クロプロセッサはプログラムに従い各バスに連なるメモ
リ、入出力機器に対して所要のデータを送り、或いはデ
ータを受りる。
さて第２図（ａｌに示すように入出力機器５がらＤＭＡ
要求が叶Δ制御回路２へ出されると、つまり、信号ｏＲ
ｑ−“１″となると、囲＾制御回路２はこれを受けて信
号ＩＲＱを“１”とする〔第２図（ｂ）〕。
要求が叶Δ制御回路２へ出されると、つまり、信号ｏＲ
ｑ−“１″となると、囲＾制御回路２はこれを受けて信
号ＩＲＱを“１”とする〔第２図（ｂ）〕。
この信号は従来とは異なりバスバッファ７，８゜９．１
０の出力制御端子へ与えられ、これらにより各ハスバッ
ファの出力はフローティング状態になる。換言すればア
ドレスバス１１ｂ、データバス１２ｂ 。
０の出力制御端子へ与えられ、これらにより各ハスバッ
ファの出力はフローティング状態になる。換言すればア
ドレスバス１１ｂ、データバス１２ｂ 。
制御バス１３ｂ、 １４ｂはアトルスバスＩｌａ、デー
タバス１２ａ、制御ハス１３ａ、 １４ａと切離された
状態となる。
タバス１２ａ、制御ハス１３ａ、 １４ａと切離された
状態となる。
従ってアドレスバスｌｌａ、データバス１２ａ、制御バ
ス１３ａ、１４ａの占有権は従前同様マイクロプロセッ
サ１が有するのに対し、アドレスバス１１ｂ、データバ
ス１２ｂ、制御ハス１３ｂ、 １４ｂの占有権はＤＭＡ
制御回路２に移る〔第２図ｔｃ＋、 （ｄ１３゜聞へ転
送はＤＭＡ制御回路２がらＤＭＡ転送するためのメモリ
アドレスをアドレスバス１１−ｂに出力する〔第２図（
ｆ目ことによって開始され、次にＤＭＡ制御回路２は信
号面面を“Ｏ”とし〔第２図（ｅ）〕、また信号Ｉ１０
Ｒを“０″として〔第２図（ｈ）〕入出力機器５に与
え、そのデータをデータバス１２ｂに乗せしめる〔第２
図（ｇ）〕。
ス１３ａ、１４ａの占有権は従前同様マイクロプロセッ
サ１が有するのに対し、アドレスバス１１ｂ、データバ
ス１２ｂ、制御ハス１３ｂ、 １４ｂの占有権はＤＭＡ
制御回路２に移る〔第２図ｔｃ＋、 （ｄ１３゜聞へ転
送はＤＭＡ制御回路２がらＤＭＡ転送するためのメモリ
アドレスをアドレスバス１１−ｂに出力する〔第２図（
ｆ目ことによって開始され、次にＤＭＡ制御回路２は信
号面面を“Ｏ”とし〔第２図（ｅ）〕、また信号Ｉ１０
Ｒを“０″として〔第２図（ｈ）〕入出力機器５に与
え、そのデータをデータバス１２ｂに乗せしめる〔第２
図（ｇ）〕。
また信号ＭＥＭＷを０”として〔第２（ｉｌ）データバ
ス１２ｂ上のデータをメモリ４に書込ませる。
ス１２ｂ上のデータをメモリ４に書込ませる。
以下同様にしてＤＭＡ転送のアドレスと信号１１０ Ｒ
及びＭＥＭＷを出力してｎ個のデータ転送を行う。
及びＭＥＭＷを出力してｎ個のデータ転送を行う。
この間マイクロプロセッサ１はＤＭＡ転送が行われてい
る間、アドレスバス１１ａ、データバス１２ａ及び制御
バス１３ａ、１４ａを使用してプログラムメモリ３から
の命令読込、ＤＭＡ転送には無関係の入出力機器６の制
御等が開＾転送動作と並行して行うことができる。
る間、アドレスバス１１ａ、データバス１２ａ及び制御
バス１３ａ、１４ａを使用してプログラムメモリ３から
の命令読込、ＤＭＡ転送には無関係の入出力機器６の制
御等が開＾転送動作と並行して行うことができる。
そしてＤ？’ｌＡ制御回路２はＤＭ＾転送の終了を表す
信号ＴＣを入出力機器６に与え、マイクロプロセッサ１
はこれを読込んでその終了を検知する。ＤＭＡ転送の終
了に伴い信号）ＩＲＱを“０”としてアドレスバス１１
ａ、ｆｌｂ 、データバス１２ａ、１２ｂ 、制御ハス
２３ａ、１３ｂ及び制御バス１４ａ、 １４ｂを連繋す
る。これによりこれらのバスの占有権は総てマイクロプ
ロセフザＩに移る。
信号ＴＣを入出力機器６に与え、マイクロプロセッサ１
はこれを読込んでその終了を検知する。ＤＭＡ転送の終
了に伴い信号）ＩＲＱを“０”としてアドレスバス１１
ａ、ｆｌｂ 、データバス１２ａ、１２ｂ 、制御ハス
２３ａ、１３ｂ及び制御バス１４ａ、 １４ｂを連繋す
る。これによりこれらのバスの占有権は総てマイクロプ
ロセフザＩに移る。
なお、メモリ４から入出力機器５へのＤＭＡ転送を行う
場合にはメモリの読出しを指示する信号面■を制御バス
１４ｂにのせ、また入出力機器５へ与えるとを指示する
信号ｌ１０−を制御バス１３ｂにの”せる。その他メモ
リ−メモリ間の叶へ転送も同様に可能である。なお本発
明はマイクロコンピュータシステムに限らずより大きな
コンピュータシステムにも適用できる。
場合にはメモリの読出しを指示する信号面■を制御バス
１４ｂにのせ、また入出力機器５へ与えるとを指示する
信号ｌ１０−を制御バス１３ｂにの”せる。その他メモ
リ−メモリ間の叶へ転送も同様に可能である。なお本発
明はマイクロコンピュータシステムに限らずより大きな
コンピュータシステムにも適用できる。
以上の如き本発明による場合は高速の入出力機器、メモ
リ間又はメモリ、メモリ間のＤＭΔ転送を実行する一方
でマイクロプロセッサは停止することなく並行してＤＭ
Ａ転送以外の処理、制御を実行できる。
リ間又はメモリ、メモリ間のＤＭΔ転送を実行する一方
でマイクロプロセッサは停止することなく並行してＤＭ
Ａ転送以外の処理、制御を実行できる。
つまりマイクロプロセッサの使用効率を低下させること
なく ＤＭＡ転送が可能となる。またアドレスバス、デ
ータバス、制御バスをフローティング状態にすることが
できない、つまり停止機能を有していないマイクロプロ
セッサにおいてもＤＭＡ転送が可能となる等、本発明は
優れた効果を奏する。
なく ＤＭＡ転送が可能となる。またアドレスバス、デ
ータバス、制御バスをフローティング状態にすることが
できない、つまり停止機能を有していないマイクロプロ
セッサにおいてもＤＭＡ転送が可能となる等、本発明は
優れた効果を奏する。
第１図は本発明方式の実施状態を示すブロック図、第２
図はその動作説明のためのタイムチャート、第３図は従
来方式のブロック図、第４図はその動作説明のためのタ
イムチャートである。
図はその動作説明のためのタイムチャート、第３図は従
来方式のブロック図、第４図はその動作説明のためのタ
イムチャートである。
Claims (1)
- 【特許請求の範囲】 １、プロセッサと、その動作制御用のプログラムを格納
するプログラムメモリとを接続するアドレスバス、デー
タバス及び制御バスと、ダイレクト・メモリ・アクセス
制御回路と、ダイレクト・メモリ・アクセス転送メモリ
又はダイレクト・メモリ・アクセス転送入出力回路とを
接続するアドレスバス、データバス及び制御バスと をバスバッファを介して結合し、 ダイレクト・メモリ・アクセス転送時には 前記バスバッファによって前記プロセッサ側のアドレス
バス、データバス及び制御バスとダイレクト・メモリ・
アクセス制御回路側のアドレスバス、データバス及び制
御バスとを分離させることを特徴とするダイレクト・メ
モリ・アクセス転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12774884A JPS616754A (ja) | 1984-06-20 | 1984-06-20 | ダイレクト・メモリ・アクセス転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12774884A JPS616754A (ja) | 1984-06-20 | 1984-06-20 | ダイレクト・メモリ・アクセス転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616754A true JPS616754A (ja) | 1986-01-13 |
Family
ID=14967710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12774884A Pending JPS616754A (ja) | 1984-06-20 | 1984-06-20 | ダイレクト・メモリ・アクセス転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616754A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440040A (en) * | 1977-09-06 | 1979-03-28 | Toshiba Corp | Common bus control system |
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
-
1984
- 1984-06-20 JP JP12774884A patent/JPS616754A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440040A (en) * | 1977-09-06 | 1979-03-28 | Toshiba Corp | Common bus control system |
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS616754A (ja) | ダイレクト・メモリ・アクセス転送方式 | |
| JPH02130662A (ja) | 情報処理システム | |
| JPS62145345A (ja) | 直接メモリアクセス間隔制御方式 | |
| JPS60136853A (ja) | デ−タ転送方式 | |
| JP3028998B2 (ja) | Ｄｍａ転送回路 | |
| JPS59146326A (ja) | チヤネル装置の制御方式 | |
| JPH01175056A (ja) | プログラム転送方式 | |
| JPH03152651A (ja) | 情報伝送システム | |
| JPH03182954A (ja) | データ処理装置 | |
| JPS61251943A (ja) | デ−タ処理装置 | |
| JPS62127962A (ja) | マイクロコンピユ−タ | |
| JPS63163952A (ja) | デ−タ転送方式 | |
| JPH0375959A (ja) | マルチプロセッサのデータ転送装置 | |
| JPH01240960A (ja) | Ｄｍａ転送制御回路 | |
| JPH03228163A (ja) | データ転送装置 | |
| JPS62293365A (ja) | デ−タ転送方式 | |
| JPS61214049A (ja) | バス制御方式 | |
| JPH036762A (ja) | イメージメモリのダイレクトアクセス方法 | |
| JPH0293971A (ja) | メモリアクセス回路 | |
| JPS60231232A (ja) | マルチプロセツサシステムの磁気テ−プ装置制御方式 | |
| JPH03266160A (ja) | Ｄｍａ制御方式 | |
| JPH01114959A (ja) | メモリデータ転送方式 | |
| JPS63279359A (ja) | マルチｃｐｕのデ−タ受け渡し装置 | |
| JPS6140658A (ja) | デ−タ処理装置 | |
| JPS6325758A (ja) | スレ−ブプロセサ |