JPS62147550A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS62147550A JPS62147550A JP60290151A JP29015185A JPS62147550A JP S62147550 A JPS62147550 A JP S62147550A JP 60290151 A JP60290151 A JP 60290151A JP 29015185 A JP29015185 A JP 29015185A JP S62147550 A JPS62147550 A JP S62147550A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- error
- address
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、記憶装置からの読み出しデータ（１１報）
の信頼性の向上と、高速な記憶アクセス方式における保
守性の向上に関するものである。
の信頼性の向上と、高速な記憶アクセス方式における保
守性の向上に関するものである。
第３図は従来の記ｔ＠ｉ装ｄの構成を示す図である。
図において、３−１〜３−３は記１ｉｉ装置と中央処理
装置、その他の制＃装置間でデータ（情報）の授受を行
う信号線であるバスであり、３−１はアドレスバス、３
−２はデータバス、３−３は後記するメモリ素子群３−
８より読み出されたデータに訂正不能なりｉｔ （ビッ
ト）誤りを検知した結果であるメモリエラーを報告する
メモリエラーバスである。３−４はアドレスバス３−１
からアドレスをレシーブするためのアドレスレシーバ、
３−５はアドレスレシーバ３−４でレシーブしたアドレ
スをいったんラッチし、メモリ素子群３−８にアドレス
を与えるだめのメモリアドレスレジスタ、３−６はデー
タバス３−２からデータをレシーブ／ドライブするだめ
のレシーバ／ドライバ、３−７はレシーブしたデータに
基づきエラーチェック＆コレクションコードを生成する
ためのＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｎｇ ｃ
ｏｄｅ ）等のロジックであるエラーチェック＆コレク
ションコード生成部、３−８はデータを記１するメモリ
素子群であり、データ＋エラーチェック＆コレクション
コードで１語を構成している。３−９はメモリ素子群３
−８から読み出されたデータをデータバス３−２に出力
するためｌこ、いったんラッチするメモリデータレジス
タである。３−１０はＥＣＣ等のエラーチェック及コレ
クションを実際に行うエラーチェック部、３−１１はｂ
ｉｔ （ビット）誤りを検出した時のｂｉｔ誤りの種別
（１ｂｉｔ誤りか、２ ｂｉｔ以上の誤りか）と、シン
ドロームコードと呼ばれるエラー検出の結果で生成され
るコードを保持するためのステータスレジスタであり、
３−１２はステータスレジスタ３−１１の出力バツファ
、３−１３はエラーチェック部３−１０により検知され
たメモリ読み出しエラー信号をメモリエラーバス３−３
に出力するだめの出力バッファである。
装置、その他の制＃装置間でデータ（情報）の授受を行
う信号線であるバスであり、３−１はアドレスバス、３
−２はデータバス、３−３は後記するメモリ素子群３−
８より読み出されたデータに訂正不能なりｉｔ （ビッ
ト）誤りを検知した結果であるメモリエラーを報告する
メモリエラーバスである。３−４はアドレスバス３−１
からアドレスをレシーブするためのアドレスレシーバ、
３−５はアドレスレシーバ３−４でレシーブしたアドレ
スをいったんラッチし、メモリ素子群３−８にアドレス
を与えるだめのメモリアドレスレジスタ、３−６はデー
タバス３−２からデータをレシーブ／ドライブするだめ
のレシーバ／ドライバ、３−７はレシーブしたデータに
基づきエラーチェック＆コレクションコードを生成する
ためのＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｎｇ ｃ
ｏｄｅ ）等のロジックであるエラーチェック＆コレク
ションコード生成部、３−８はデータを記１するメモリ
素子群であり、データ＋エラーチェック＆コレクション
コードで１語を構成している。３−９はメモリ素子群３
−８から読み出されたデータをデータバス３−２に出力
するためｌこ、いったんラッチするメモリデータレジス
タである。３−１０はＥＣＣ等のエラーチェック及コレ
クションを実際に行うエラーチェック部、３−１１はｂ
ｉｔ （ビット）誤りを検出した時のｂｉｔ誤りの種別
（１ｂｉｔ誤りか、２ ｂｉｔ以上の誤りか）と、シン
ドロームコードと呼ばれるエラー検出の結果で生成され
るコードを保持するためのステータスレジスタであり、
３−１２はステータスレジスタ３−１１の出力バツファ
、３−１３はエラーチェック部３−１０により検知され
たメモリ読み出しエラー信号をメモリエラーバス３−３
に出力するだめの出力バッファである。
次に、上記第３図に示す従来の記憶装置の動作について
説明する。図示されない中央処理装置等からデータの書
き込み指示が発行されると、記憶装置はアドレス情報を
アドレスバス３−１かう受けｌｌ、アドレスレシーバ３
−４を介してメモリアドレスレジスタ３−５にセットし
、同時にデータをデータバス３−２から受は取り、レシ
ーバ／ドライバ３−６を介してメモリ素子群３−８に与
える。この時点で、データはＥＣＣ等のエラーチェック
＆コレクションコード生成部３−７に与えラレ、エラー
チェック＆コレクションコードヲ生成する。この生成動
作が完了した時点で、データ＋エラーチェック＆コレク
ションコードの書き込みがメモリアドレスレジスタ３−
５の内容によって示されるメモリ素子群３−８の番地に
書き込まれる。
説明する。図示されない中央処理装置等からデータの書
き込み指示が発行されると、記憶装置はアドレス情報を
アドレスバス３−１かう受けｌｌ、アドレスレシーバ３
−４を介してメモリアドレスレジスタ３−５にセットし
、同時にデータをデータバス３−２から受は取り、レシ
ーバ／ドライバ３−６を介してメモリ素子群３−８に与
える。この時点で、データはＥＣＣ等のエラーチェック
＆コレクションコード生成部３−７に与えラレ、エラー
チェック＆コレクションコードヲ生成する。この生成動
作が完了した時点で、データ＋エラーチェック＆コレク
ションコードの書き込みがメモリアドレスレジスタ３−
５の内容によって示されるメモリ素子群３−８の番地に
書き込まれる。
次いで、読み出し動作においては、記憶装置が読み出し
指示を受けると、アドレス情報でアドレスバス３−１か
らアドレスレシーバ３−４を介してメモリアドレスレジ
スタ３−５にセットされ。
指示を受けると、アドレス情報でアドレスバス３−１か
らアドレスレシーバ３−４を介してメモリアドレスレジ
スタ３−５にセットされ。
この時点より、メモリアドレスレジスタ３−５の内容に
よって示されるメモリ素子群３−８の番地カラテータ＋
エラーチェック＆コレクションコードの読み出しが行わ
れる。この読み出されたデータをメモリデータレジスタ
３−９にセットし、データ＋エラーチェック＆プレクシ
ョンコードカＥＣＣ等のエラーチェック部３−１０に与
えられ、その内部でｂｉｔ誤りの有無、及び１ ｂｉｔ
誤りであれば訂正を、２ｂｉｔ以上の誤りであれば報告
をそれぞれ行う。このエラーチェックの結果、ｂｉｔ誤
りが［ケれば、メモリデータレジスタ３−９の内容はレ
シーバ／ドライバ３−６とデータバス３−２を介して一
連のデータの読み出しが完了する。
よって示されるメモリ素子群３−８の番地カラテータ＋
エラーチェック＆コレクションコードの読み出しが行わ
れる。この読み出されたデータをメモリデータレジスタ
３−９にセットし、データ＋エラーチェック＆プレクシ
ョンコードカＥＣＣ等のエラーチェック部３−１０に与
えられ、その内部でｂｉｔ誤りの有無、及び１ ｂｉｔ
誤りであれば訂正を、２ｂｉｔ以上の誤りであれば報告
をそれぞれ行う。このエラーチェックの結果、ｂｉｔ誤
りが［ケれば、メモリデータレジスタ３−９の内容はレ
シーバ／ドライバ３−６とデータバス３−２を介して一
連のデータの読み出しが完了する。
エラーチェック部３−１０でのエラーチェックの結果、
ｌ ｂｉｔ誤りが検知された場合に、ｂｉｔ誤りの訂正
されたデータがレシーバ／ドライバ３−６とデータバス
３−２を介して読み出し要求元に転送される。このよう
な１ ｂｉｔ誤りが発生した時。
ｌ ｂｉｔ誤りが検知された場合に、ｂｉｔ誤りの訂正
されたデータがレシーバ／ドライバ３−６とデータバス
３−２を介して読み出し要求元に転送される。このよう
な１ ｂｉｔ誤りが発生した時。
エラーチェック部３−１０からｂｉｔ誤りの位置を示ス
シンドロームコードがステータスレジスタ３−１１に保
持され、中央処理装置からの要求にしたがって出力バツ
ファ３−１２を介して読み出される。また、エラーチェ
ック部３−１０のエラーチェックの結果、２ ｂｉｔ以
上のｂｉｔ誤りが検知された場合には、エラーチェック
部３−１０からのメモリエラーの報告が出力バツファ３
−１３．！：メモリエラーバス３−３を介して中央処理
装置等のデータ読み出し要求元に知らせられる。
シンドロームコードがステータスレジスタ３−１１に保
持され、中央処理装置からの要求にしたがって出力バツ
ファ３−１２を介して読み出される。また、エラーチェ
ック部３−１０のエラーチェックの結果、２ ｂｉｔ以
上のｂｉｔ誤りが検知された場合には、エラーチェック
部３−１０からのメモリエラーの報告が出力バツファ３
−１３．！：メモリエラーバス３−３を介して中央処理
装置等のデータ読み出し要求元に知らせられる。
上記した従来の記憶装置は以上のように構成されている
ので、読み出しデータがＦＣＣ等のエラーチェック部３
−１０によるエラーチェックの結果を待たなければ、デ
ータバス３−２にデータの出力ができなく、このため、
メモリアクセスタイムに大きな影響を与えていた。特に
、１ ｂｉｔ誤りの訂正の際に、おおよそ数百子１抄程
度を必要とし、また、ＥＣＣ等によるエラーチェック及
コレクションでは、２ ｂｉｔ以上の誤りが発生した場
合に、ｂｉｔ誤りの位置が割り出せないなどの問題点が
あった。
ので、読み出しデータがＦＣＣ等のエラーチェック部３
−１０によるエラーチェックの結果を待たなければ、デ
ータバス３−２にデータの出力ができなく、このため、
メモリアクセスタイムに大きな影響を与えていた。特に
、１ ｂｉｔ誤りの訂正の際に、おおよそ数百子１抄程
度を必要とし、また、ＥＣＣ等によるエラーチェック及
コレクションでは、２ ｂｉｔ以上の誤りが発生した場
合に、ｂｉｔ誤りの位置が割り出せないなどの問題点が
あった。
この発明は、かかる問題点を解決するためになされたも
ので、ｂｉｔ誤りの訂正を高速で行うことができ、しか
も複数のｂｉｔ誤りの訂正ができると共に、複数のｂｉ
ｔ誤りの発生時に、ｂｉｔ誤り位置を判別できる記１意
装置を得ることを目的とする。
ので、ｂｉｔ誤りの訂正を高速で行うことができ、しか
も複数のｂｉｔ誤りの訂正ができると共に、複数のｂｉ
ｔ誤りの発生時に、ｂｉｔ誤り位置を判別できる記１意
装置を得ることを目的とする。
この発明に係る記憶装置は、正、負の両輪環データを同
一のメモリ番地に記憶する両輪環データのメモリ素子群
を設け、両輪環データのメモリ素子群からの読み出しデ
ータは、パリティチェックされた結果に基づき、いずれ
の論理データからの読み出しデータをデータバスに出力
するのかを決定すると共に１両輪環データのメモリ素子
群からの出力の排他的論理和をとることによって、
ｂｉｔ誤りの位置を割り出せるようにしたものである。
一のメモリ番地に記憶する両輪環データのメモリ素子群
を設け、両輪環データのメモリ素子群からの読み出しデ
ータは、パリティチェックされた結果に基づき、いずれ
の論理データからの読み出しデータをデータバスに出力
するのかを決定すると共に１両輪環データのメモリ素子
群からの出力の排他的論理和をとることによって、
ｂｉｔ誤りの位置を割り出せるようにしたものである。
この発明の記ｉｔ装置においては、正、負の両輪環デー
タのメモリ素子群からのデータを、単にパリティチェッ
クした結果によって、ｂｉｔ誤りのない論理データのメ
モリ素子群からの読み出しデータを選択して出力するだ
けでメモリ素子群からの読み出しが完了できる。また１
両輪環データのメモリ素子群からの出力の排他的論理和
をとることによって、２ｂｉｔ以上の誤りが発生した場
合にもエラー検出ができると共ｌこ＋ ｂｉｔ誤りの
位置を割り出すことができる。
タのメモリ素子群からのデータを、単にパリティチェッ
クした結果によって、ｂｉｔ誤りのない論理データのメ
モリ素子群からの読み出しデータを選択して出力するだ
けでメモリ素子群からの読み出しが完了できる。また１
両輪環データのメモリ素子群からの出力の排他的論理和
をとることによって、２ｂｉｔ以上の誤りが発生した場
合にもエラー検出ができると共ｌこ＋ ｂｉｔ誤りの
位置を割り出すことができる。
第１図はこの発明の一実施例である記憶装置の構成を示
す図である。図において、】−１はアドレスバス、】−
２はデータバス、ｌ ３ハ後記する各メモリ素子群］
−１０，１−１３からの読み出し動作で、 ｂｉｔ誤
りがあった時に報告されるメモリエラーバスである。１
−４はアドレスレシーバ、１−５はアドレスを央めるメ
モリアドレスレジスタ、１−６はデータのレシーバ／ド
ライバ、１−７はパリティジェネレータ、１−８はデー
タの論理を反転するだめのインバータ、】−９は論理反
転データのパリティジェネレータである。１−１０は正
論理データ＋パリティピットで１語を構成されている正
論理データのメモリ素子群、１−１１はメモＩＪ 、Ｍ
子群１−１０から読み出されたデータのパリティをチェ
ックするパリティチェッカ、１−１２は正論理データを
いったんラッチするメモリデータレジスタ（Ａ）、】−
１３は負論理データ＋パリティビットで１語を構成され
ている負論理データのメモリ素子群、１−１４は負論理
データを正論理データに反転するためのインバータ、１
−１５は負論理データから正論理データに変換されたデ
ータをラッチするためのメモリデータレジスタ（Ｂ）、
１−１６はメモリ素子群１−１３から読み出された負論
理データ＋パリティビットによってエラーチェックを行
うパリティチェッカ。
す図である。図において、】−１はアドレスバス、】−
２はデータバス、ｌ ３ハ後記する各メモリ素子群］
−１０，１−１３からの読み出し動作で、 ｂｉｔ誤
りがあった時に報告されるメモリエラーバスである。１
−４はアドレスレシーバ、１−５はアドレスを央めるメ
モリアドレスレジスタ、１−６はデータのレシーバ／ド
ライバ、１−７はパリティジェネレータ、１−８はデー
タの論理を反転するだめのインバータ、】−９は論理反
転データのパリティジェネレータである。１−１０は正
論理データ＋パリティピットで１語を構成されている正
論理データのメモリ素子群、１−１１はメモＩＪ 、Ｍ
子群１−１０から読み出されたデータのパリティをチェ
ックするパリティチェッカ、１−１２は正論理データを
いったんラッチするメモリデータレジスタ（Ａ）、】−
１３は負論理データ＋パリティビットで１語を構成され
ている負論理データのメモリ素子群、１−１４は負論理
データを正論理データに反転するためのインバータ、１
−１５は負論理データから正論理データに変換されたデ
ータをラッチするためのメモリデータレジスタ（Ｂ）、
１−１６はメモリ素子群１−１３から読み出された負論
理データ＋パリティビットによってエラーチェックを行
うパリティチェッカ。
】−１７はセレクタ、１−１８は正論理データと負論理
データとの排他的論理和をとるエクスクル−シブオア（
排他的論理和回路）であるｚｘ−ｏＲゲート、１−１９
はＥＸ−ＯＲゲート１−１８の排他的論理和の結果によ
ってｂｉｔ誤りの有無を判定するＮＡＮＤゲート、１−
２０はｂｉｔ誤りの位置と正、負の両輪環データのパリ
ティチェックの結果を保持しておくステータスレジスタ
、】−２１はステータスレジスタ１−２０の出力のドラ
イバである。
データとの排他的論理和をとるエクスクル−シブオア（
排他的論理和回路）であるｚｘ−ｏＲゲート、１−１９
はＥＸ−ＯＲゲート１−１８の排他的論理和の結果によ
ってｂｉｔ誤りの有無を判定するＮＡＮＤゲート、１−
２０はｂｉｔ誤りの位置と正、負の両輪環データのパリ
ティチェックの結果を保持しておくステータスレジスタ
、】−２１はステータスレジスタ１−２０の出力のドラ
イバである。
第２：Ａは、第１図の記憶装置ｌからの読み出しデータ
として、正、負の両輪環データのいずれの読み出しデー
タを使用するのかを、両輪環データのパリティチェック
、データの排他的論理和の、結果に基づき決定するため
の組み合わせ表を示す図である。すなわち、正、負の両
輪環データの各メモリ素子］−１０，１−１３から読み
出されたデータの各パリティチェッカｌ−１１，１−１
６によるパリティチェックの結果であるＰ、ＣＯ、Ｐ、
ｃ １１、 及び両輪環データの読み出しデータの排他
的論理和をとったＮＡＮＤゲート１−１９の結果である
Ｅ、Ｃによって、セレクタ】−１７の出力Ｙを決定する
ための組み合わせ表である。
として、正、負の両輪環データのいずれの読み出しデー
タを使用するのかを、両輪環データのパリティチェック
、データの排他的論理和の、結果に基づき決定するため
の組み合わせ表を示す図である。すなわち、正、負の両
輪環データの各メモリ素子］−１０，１−１３から読み
出されたデータの各パリティチェッカｌ−１１，１−１
６によるパリティチェックの結果であるＰ、ＣＯ、Ｐ、
ｃ １１、 及び両輪環データの読み出しデータの排他
的論理和をとったＮＡＮＤゲート１−１９の結果である
Ｅ、Ｃによって、セレクタ】−１７の出力Ｙを決定する
ための組み合わせ表である。
次に、上記第１図に示すこの発明の一実施例である記憶
装置の動作について説明する。図示されない中央処理装
置等からデータの書き込み指示が発行されると、記憶装
置ｉｔはアドレス情報をアドレスバス】−１からアドレ
スレシーバ１−４を介してメモリアドレスレジスタＩ−
５にセットする。
装置の動作について説明する。図示されない中央処理装
置等からデータの書き込み指示が発行されると、記憶装
置ｉｔはアドレス情報をアドレスバス】−１からアドレ
スレシーバ１−４を介してメモリアドレスレジスタＩ−
５にセットする。
このメモリアドレスレジスタ】−５の出方が正。
負の両輪環データの各メモリ素子群１−１０．１−１３
に与えられる。一方、書き込みデータもデ−タバス１−
２からデータのレシーバ／ドライバ】−６を介して正論
理データのメモリ素子群１−１０とパリティジェネレー
タ１−７に与えられ、そして、インバータ１−８を介し
て負論理データに反転され、負論理データのメモリ素子
群１−１３とパリティジェネレータ１−９に与えられ、
各パリティジェネレータ１−７．１−９によってパリテ
ィビットが生成された後ｌこ、メモリアドレスレジスタ
１−５によって示される正、負の両論理データの各メモ
リ素子群１−１０．１−１３のアドレス番地にデータ＋
パリティビットを１語として書き込まれる。
に与えられる。一方、書き込みデータもデ−タバス１−
２からデータのレシーバ／ドライバ】−６を介して正論
理データのメモリ素子群１−１０とパリティジェネレー
タ１−７に与えられ、そして、インバータ１−８を介し
て負論理データに反転され、負論理データのメモリ素子
群１−１３とパリティジェネレータ１−９に与えられ、
各パリティジェネレータ１−７．１−９によってパリテ
ィビットが生成された後ｌこ、メモリアドレスレジスタ
１−５によって示される正、負の両論理データの各メモ
リ素子群１−１０．１−１３のアドレス番地にデータ＋
パリティビットを１語として書き込まれる。
次いで、読み出し動作においては、記憶装置が読み出し
指示を受けると、アドレス情報がアドレスバス１−１か
らアドレスレシーバ１−４を介してメモリアドレスレジ
スタ１−５にセットされる。
指示を受けると、アドレス情報がアドレスバス１−１か
らアドレスレシーバ１−４を介してメモリアドレスレジ
スタ１−５にセットされる。
このメモリアドレスレジスタ１−５の出力であるアドレ
ス情報を正、負の両論理データの各メモリ素子群１−１
０．１−１３が読み出してアクセスを行い、両論理デー
タを読み出す。この読み出された両論理データがそれぞ
れパリティチェッカ１−１１．１−１６に与えられ、正
論理データがメモリデータレジスタ（Ａ） １−１２に
ラッチされ、負論理データがインバータ１−１４を介し
て正論理データに反転されてメモリデータレジスタ（Ｂ
）１−１５にラッチされる。
ス情報を正、負の両論理データの各メモリ素子群１−１
０．１−１３が読み出してアクセスを行い、両論理デー
タを読み出す。この読み出された両論理データがそれぞ
れパリティチェッカ１−１１．１−１６に与えられ、正
論理データがメモリデータレジスタ（Ａ） １−１２に
ラッチされ、負論理データがインバータ１−１４を介し
て正論理データに反転されてメモリデータレジスタ（Ｂ
）１−１５にラッチされる。
一方、正、負の両論理データの各メモリ素子群１−１０
．１−１３から読み出されたデータはＥＸ−ＯＲゲー）
１−１８を介して、その論理演算結果がＮＡＮＤゲー
）］−１９，ステータスレジスタ１−２０に保持される
。データの読み出し時に、パリティチェッカ］−１１の
ｐ、ｃｏ、パリティチェッカ１−１６のＰ、Ｃ１，及び
正論理データと負論理データの各読み出しデータの排他
的論理和の結果であるＮＡＮＤゲー） １−１９の出力
するＥ、Ｃの組み合わせによって、第２図に示すような
組み合わせ表にしたがい、記１装置の読み出しデータと
してメモリデータレジスタ（Ａ） １−１２の内容を使
用するのか、メモリデータレジスタ（Ｂ）１−１５の内
容を使用するのかあるいは出力せずにメモリエラーを報
告するのかを決定する。また。
．１−１３から読み出されたデータはＥＸ−ＯＲゲー）
１−１８を介して、その論理演算結果がＮＡＮＤゲー
）］−１９，ステータスレジスタ１−２０に保持される
。データの読み出し時に、パリティチェッカ］−１１の
ｐ、ｃｏ、パリティチェッカ１−１６のＰ、Ｃ１，及び
正論理データと負論理データの各読み出しデータの排他
的論理和の結果であるＮＡＮＤゲー） １−１９の出力
するＥ、Ｃの組み合わせによって、第２図に示すような
組み合わせ表にしたがい、記１装置の読み出しデータと
してメモリデータレジスタ（Ａ） １−１２の内容を使
用するのか、メモリデータレジスタ（Ｂ）１−１５の内
容を使用するのかあるいは出力せずにメモリエラーを報
告するのかを決定する。また。
正、負の両論理データの排他的論理和をとった結果と、
各パリティチェッカ１−１１．１−１６の結果がステー
タスレジスタ１−２０に保持されるので、複数のｂｉｔ
誤りの位置、及び正、負の両論理データの各メモリ素子
＃１−１０．１−１３のいずれから読み出し誤りがあっ
たのかを、ドライバ１−２１を介して読み出すことがで
きる。
各パリティチェッカ１−１１．１−１６の結果がステー
タスレジスタ１−２０に保持されるので、複数のｂｉｔ
誤りの位置、及び正、負の両論理データの各メモリ素子
＃１−１０．１−１３のいずれから読み出し誤りがあっ
たのかを、ドライバ１−２１を介して読み出すことがで
きる。
なお、上記実施例では、記１装置に関する一例ｔこつい
て説明したが、マイクロプログラム制御型データ処理装
置のマイクロプログラム格納メモリ。
て説明したが、マイクロプログラム制御型データ処理装
置のマイクロプログラム格納メモリ。
マイクロプログラム制御の際に使用されるワーキングメ
モリ等ｌこ応用すると、高信頼性、高速性のデータ制御
処理が可能になる。
モリ等ｌこ応用すると、高信頼性、高速性のデータ制御
処理が可能になる。
この発明は以上説明したとおり、記憶＝ＴＡｌｆにおい
て、正、負の両論理データを同一のメモリ番地に記憶す
る両論理データのメモリ素子群を設け。
て、正、負の両論理データを同一のメモリ番地に記憶す
る両論理データのメモリ素子群を設け。
この両論理データのメモリ素子群からの出力の排他的論
理和をとることにより、複数のｂｉｔ誤りを検知するこ
とができる構成としたので、高速性。
理和をとることにより、複数のｂｉｔ誤りを検知するこ
とができる構成としたので、高速性。
高信頼性が著しく向上でき、また、複数のｂｉｔ誤りの
発生時に、このｂｉｔ誤りをステータス情報として矧る
ことかできるから保持性が高い記憶、Ａｌｌ１ｔが得ら
れるという優れた効果を奏するものである。
発生時に、このｂｉｔ誤りをステータス情報として矧る
ことかできるから保持性が高い記憶、Ａｌｌ１ｔが得ら
れるという優れた効果を奏するものである。
第１図はこの発明の一実施例である占己憶装置の構成を
示す図、第２図は、第１図の記憶装置からの読み出しデ
ータとして、正、負の両論理データのいずれの銃み出し
データを使用するのかを、両論理データのパリティチェ
ック、データの排他的論理和の結果に基づき決定するだ
めの組み合わせ表を示す図、第３図は従来の記憶装置の
構成を示す図である。 図において、１−１．３−１・・・アドレスバス、１−
２．３−２・・・データバス、］−３，３−３・・・メ
モリエラーバス、１−４．３−４・・・アドレスレシー
バ、１−５．３−５・・・メモリアドレスレジスタ、１
−６．３−６・・・レシーバ／ドライバ、１−７．１−
９・・・パリティジェネレータ、３−７・・・工ラーチ
ェック＆コレクションコード生成部、１−８．１−１４
・・・インバータ、１−１０．１−１３゜３−８・・・
メモリ素子群、１−１１．１−１６・・・パリティチェ
ッカ、３−９・・・メモリデータレジスタ、３−１Ｏ・
・・エラーチェック部、】−１２・・・メモリデータレ
ジスタ（Ａ）、１−１５・・・メモリデータレジスタ（
Ｂ）、１−１７・・・セレクタ、１−１８・・・ＥＸ−
ＯＲゲート、 １−１９・・・ＮＡＮＤゲート、 １−
２０．３−１１・・・ステータスレジスタ、】−２１・
・・ドライバ、３−１２．３−１３・・・出力バッファ
である。 なお、各図中、同一符号は同一、又は相当部分を示す。
示す図、第２図は、第１図の記憶装置からの読み出しデ
ータとして、正、負の両論理データのいずれの銃み出し
データを使用するのかを、両論理データのパリティチェ
ック、データの排他的論理和の結果に基づき決定するだ
めの組み合わせ表を示す図、第３図は従来の記憶装置の
構成を示す図である。 図において、１−１．３−１・・・アドレスバス、１−
２．３−２・・・データバス、］−３，３−３・・・メ
モリエラーバス、１−４．３−４・・・アドレスレシー
バ、１−５．３−５・・・メモリアドレスレジスタ、１
−６．３−６・・・レシーバ／ドライバ、１−７．１−
９・・・パリティジェネレータ、３−７・・・工ラーチ
ェック＆コレクションコード生成部、１−８．１−１４
・・・インバータ、１−１０．１−１３゜３−８・・・
メモリ素子群、１−１１．１−１６・・・パリティチェ
ッカ、３−９・・・メモリデータレジスタ、３−１Ｏ・
・・エラーチェック部、】−１２・・・メモリデータレ
ジスタ（Ａ）、１−１５・・・メモリデータレジスタ（
Ｂ）、１−１７・・・セレクタ、１−１８・・・ＥＸ−
ＯＲゲート、 １−１９・・・ＮＡＮＤゲート、 １−
２０．３−１１・・・ステータスレジスタ、】−２１・
・・ドライバ、３−１２．３−１３・・・出力バッファ
である。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）正、負の両論理データを同一のメモリ番地に記憶
する両論理データのメモリ素子群を設け、この両論理デ
ータのメモリ素子群からの出力の排他的論理和をとるこ
とにより、複数のｂｉｔ（ビット）誤りを検知すること
ができるようにしたことを特徴とする記憶装置。 - （２）前記排他的論理和の結果をステータス情報として
検知、報告することによつて、２ｂｉｔ以上の複数のｂ
ｉｔの誤りが発生した場合に、ｂｉｔ誤りの位置を認識
できるようにしたことを特徴とする特許請求の範囲第１
項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290151A JPS62147550A (ja) | 1985-12-23 | 1985-12-23 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290151A JPS62147550A (ja) | 1985-12-23 | 1985-12-23 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62147550A true JPS62147550A (ja) | 1987-07-01 |
Family
ID=17752434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60290151A Pending JPS62147550A (ja) | 1985-12-23 | 1985-12-23 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62147550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024105292A (ja) * | 2017-10-13 | 2024-08-06 | シリコン ストーリッジ テクノロージー インコーポレイテッド | フラッシュメモリデバイスのためのハッキング防止メカニズム |
-
1985
- 1985-12-23 JP JP60290151A patent/JPS62147550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024105292A (ja) * | 2017-10-13 | 2024-08-06 | シリコン ストーリッジ テクノロージー インコーポレイテッド | フラッシュメモリデバイスのためのハッキング防止メカニズム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5663969A (en) | Parity-based error detection in a memory controller | |
| JP4071940B2 (ja) | メモリ設計のための共有式誤り訂正 | |
| US5490155A (en) | Error correction system for n bits using error correcting code designed for fewer than n bits | |
| EP0540450B1 (en) | ECC function with self-contained high performance partial write or read/modify/write and parity look-ahead interface scheme | |
| US7587658B1 (en) | ECC encoding for uncorrectable errors | |
| EP0265639A2 (en) | ECC circuit failure verifier | |
| EP0186719B1 (en) | Device for correcting errors in memories | |
| US5453999A (en) | Address verification system using parity for transmitting and receiving circuits | |
| JPH02500308A (ja) | バイト書き込みエラーコード方法及び装置 | |
| JPH02206843A (ja) | 不良データアルゴリズム | |
| US4926426A (en) | Error correction check during write cycles | |
| US4621364A (en) | Circuit arrangement for recording the addresses of storage cells with erroneous content | |
| JPS63503100A (ja) | 広いメモリ構造のための専用パリティ検出システム | |
| US4761783A (en) | Apparatus and method for reporting occurrences of errors in signals stored in a data processor | |
| JPS6391764A (ja) | パリティ・チェック機能を有するメモリ・システム | |
| JP3170145B2 (ja) | メモリ制御システム | |
| JPS62147550A (ja) | 記憶装置 | |
| JPH05216771A (ja) | データ処理装置内の重要データの回復可能性を保証する方法と装置 | |
| JPS62147549A (ja) | 記憶装置 | |
| JPS62226353A (ja) | Ｒａｓ回路付記憶装置 | |
| JP2930239B2 (ja) | 記憶装置の障害検出方法及び記憶制御装置 | |
| JPS5963015A (ja) | 回転体磁気記憶装置 | |
| JPH06103469B2 (ja) | メモリ制御回路 | |
| JPS63228248A (ja) | 複数誤り訂正可能主記憶装置 | |
| JPS62125453A (ja) | 記憶装置 |