JPS63228248A - 複数誤り訂正可能主記憶装置 - Google Patents
複数誤り訂正可能主記憶装置Info
- Publication number
- JPS63228248A JPS63228248A JP62060938A JP6093887A JPS63228248A JP S63228248 A JPS63228248 A JP S63228248A JP 62060938 A JP62060938 A JP 62060938A JP 6093887 A JP6093887 A JP 6093887A JP S63228248 A JPS63228248 A JP S63228248A
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- Japan
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリシステムにおけるデータの誤り訂正機
能の大幅な向上により、システムダウンの回避を要求す
るようなコンピュータメモリシステムに好適な複数誤り
訂正可能主記憶装置に関する。
能の大幅な向上により、システムダウンの回避を要求す
るようなコンピュータメモリシステムに好適な複数誤り
訂正可能主記憶装置に関する。
本発明における従来の技術としては、ＦＣＣ回路技術を
挙げることができる。
挙げることができる。
ＥＣＣ回路は、メモリなどの記憶装置からのリード時の
データの誤りを自動検出及び訂正することによって、信
頼性と安全性をシステムに与える回路である。次に、Ｅ
ＣＣ回路でのデータ誤りの検出と訂正機能について述べ
る。
データの誤りを自動検出及び訂正することによって、信
頼性と安全性をシステムに与える回路である。次に、Ｅ
ＣＣ回路でのデータ誤りの検出と訂正機能について述べ
る。
ＥＣＣ回路は、■メモリデータ、■チェックビットデー
タ（新旧２つのチェックビットがある。
タ（新旧２つのチェックビットがある。
）、■シンドロームデータの３つのデータを用いてデー
タの誤りの検出と訂正を行う。
タの誤りの検出と訂正を行う。
１、データ誤りの検出について
まず、初めにライト時に書き込もうとするデータと、Ｅ
ＣＣ内でそのデータから発生したチェックビットデータ
がメモリに書き込まれる（この状態で、メモリに書き込
まれたチェックビットデータが旧チェックビットデータ
となる）。ここで、書き込まれたメモリデータ、あるい
はチェックビットデータに誤りが発生したと仮定する。
ＣＣ内でそのデータから発生したチェックビットデータ
がメモリに書き込まれる（この状態で、メモリに書き込
まれたチェックビットデータが旧チェックビットデータ
となる）。ここで、書き込まれたメモリデータ、あるい
はチェックビットデータに誤りが発生したと仮定する。
次に、リード時にメモリデータと旧チェックビットデー
タがメモリより読み出され、ＥＣＣ内に取り込まれる。
タがメモリより読み出され、ＥＣＣ内に取り込まれる。
そして、ＥＣＣ内で、読み出されたメモリデータから新
しいチェックビットデータが発生する。そして、ＥＣＣ
内で新旧チェックビットデータが比較され、シンドロー
ムデータが発生する。
しいチェックビットデータが発生する。そして、ＥＣＣ
内で新旧チェックビットデータが比較され、シンドロー
ムデータが発生する。
このシンドロームデータをエンコードすることによって
、■ノーエラー、■１ビットデータエラー、■１ビット
チェックビットエラー、■２ビットエラー以上と分類さ
れ、検出される。
、■ノーエラー、■１ビットデータエラー、■１ビット
チェックビットエラー、■２ビットエラー以上と分類さ
れ、検出される。
２、データ誤りの訂正について
上記のシンドロームデータがエラーディテクターを通過
することにより、シンドロームデータが示すビットに対
応するビットがＬｄ Ｉ Ｉ＋となり、このビットデー
タとメモリデータが比較され、その結果、誤ったデータ
ビットが反転され、訂正される。
することにより、シンドロームデータが示すビットに対
応するビットがＬｄ Ｉ Ｉ＋となり、このビットデー
タとメモリデータが比較され、その結果、誤ったデータ
ビットが反転され、訂正される。
上記従来技術は、データ誤りが発生した場合、■１ビッ
トデータエラーと■１ビットチェックビットエラーの２
つのエラーに対して、自動訂正を行なうことが可能であ
るが、■２ビット以上のエラーに対しては、ＥＣＣ回路
を１個のみ使用した状態では、検出することは可能であ
るが、訂正することは不可能であるという問題点があっ
た。
トデータエラーと■１ビットチェックビットエラーの２
つのエラーに対して、自動訂正を行なうことが可能であ
るが、■２ビット以上のエラーに対しては、ＥＣＣ回路
を１個のみ使用した状態では、検出することは可能であ
るが、訂正することは不可能であるという問題点があっ
た。
本発明の目的は、ＥＣＣ回路を１個のみ使用した状態で
、２ビット以上のエラーに対しても訂正を可能とするこ
とにある。
、２ビット以上のエラーに対しても訂正を可能とするこ
とにある。
上記目的は、メモリセルを２重系とし、一方のメモリセ
ルを訂正用メモリセルとし、他方のメモリセルを通常使
用メモリセルとし、あるメモリ番地をアクセスした時、
両方のメモリセルに対してアクセスが可能であることと
、また、どちらか一方のメモリセルを選択するための信
号により、一方だけへのアクセスも可能であることと、
さらにラッチ回路とＦＯＲ回路より構成されている訂正
回路を付加することが本発明の問題点を解決するための
手段である。
ルを訂正用メモリセルとし、他方のメモリセルを通常使
用メモリセルとし、あるメモリ番地をアクセスした時、
両方のメモリセルに対してアクセスが可能であることと
、また、どちらか一方のメモリセルを選択するための信
号により、一方だけへのアクセスも可能であることと、
さらにラッチ回路とＦＯＲ回路より構成されている訂正
回路を付加することが本発明の問題点を解決するための
手段である。
前述したように、一方のメモリは通常使用されるメモリ
であり、他方のメモリは訂正用メモリとして使用される
。通常使用メモリに対してリード動作を行なった時２ビ
ット以上のエラーが発生したと仮定し、ぞの訂正過程を
以下に述べる。
であり、他方のメモリは訂正用メモリとして使用される
。通常使用メモリに対してリード動作を行なった時２ビ
ット以上のエラーが発生したと仮定し、ぞの訂正過程を
以下に述べる。
まず、ライト動作において、書き込もうとするメモリ番
地をアクセスした時、メモリセルの２重系から訂正用メ
モリセルと通常使用メモリセルの該当するメモリ番地の
２つが同時に選択され、書き込もうとするデータとその
データからＥＣＣ回路内で発生したチェックビットデー
タが両方のメモリセルに書き込まれる。この状態で、通
常使用メモリセルのみをアクセスし、リード動作を行な
った時、読み出されたメモリデータに２ビット以上のエ
ラーが発生した場合、このエラーを含んだデータは、訂
正回路内のラッチ回路に保持される。
地をアクセスした時、メモリセルの２重系から訂正用メ
モリセルと通常使用メモリセルの該当するメモリ番地の
２つが同時に選択され、書き込もうとするデータとその
データからＥＣＣ回路内で発生したチェックビットデー
タが両方のメモリセルに書き込まれる。この状態で、通
常使用メモリセルのみをアクセスし、リード動作を行な
った時、読み出されたメモリデータに２ビット以上のエ
ラーが発生した場合、このエラーを含んだデータは、訂
正回路内のラッチ回路に保持される。
次に、訂正用メモリセルをアクセスし、通常使用メモリ
セルと同じ番地のメモリデータを読み出し、ＥＣＣ回路
でエラー診断を行なう。この時、読み出されたメモリデ
ータがノーエラー、あるいは１ビツトエラーと診断され
た場合は、ＥＣＣ回路において自動訂正が行なわれ、Ｅ
ＣＣ回路内の出力ラッチ回路には訂正されたデータが保
持される。
セルと同じ番地のメモリデータを読み出し、ＥＣＣ回路
でエラー診断を行なう。この時、読み出されたメモリデ
ータがノーエラー、あるいは１ビツトエラーと診断され
た場合は、ＥＣＣ回路において自動訂正が行なわれ、Ｅ
ＣＣ回路内の出力ラッチ回路には訂正されたデータが保
持される。
この状態で、訂正回路内のラッチ回路とＥＣＣ回路内の
出力ラッチ回路を同時に動作させて、２ビット以上のエ
ラーを含んだデータと訂正されたデータとの排他的論理
和（ＦＯＲ）をとる。すると、エラーを含んだデータの
エラービットに対応したビットが“１″となり、そうで
ないビットはＬ（Ｏ１１であるようなデータが得られる
。そして、この得られたデータと２ビット以上のエラー
を含んだデータともう一度排他的論理和をとる。すると
、２ビット以上のエラーを含んだデータのエラービット
は訂正され、元の正しいデータとなる。この方式は、訂
正用メモリセルから読み出されたデータにおいて、２ビ
ツトエラーが発生しない限り、通常使用されるメモリセ
ルから読み出されるデータの２ビット以上のエラーはす
べて訂正可能であり。
出力ラッチ回路を同時に動作させて、２ビット以上のエ
ラーを含んだデータと訂正されたデータとの排他的論理
和（ＦＯＲ）をとる。すると、エラーを含んだデータの
エラービットに対応したビットが“１″となり、そうで
ないビットはＬ（Ｏ１１であるようなデータが得られる
。そして、この得られたデータと２ビット以上のエラー
を含んだデータともう一度排他的論理和をとる。すると
、２ビット以上のエラーを含んだデータのエラービット
は訂正され、元の正しいデータとなる。この方式は、訂
正用メモリセルから読み出されたデータにおいて、２ビ
ツトエラーが発生しない限り、通常使用されるメモリセ
ルから読み出されるデータの２ビット以上のエラーはす
べて訂正可能であり。
データの信頼性は大幅に向上される。
第４図にＥＣＣ回路を１個使用してメモリデータの検出
と訂正を行なう通常の構成例を示す。０ニアドレス比較
器、１：パッケージ選択のためのアドレスライン、３：
コントロール信号、５：メモリ番地を選択するためのア
ドレスライン、７：メモリを駆動するためのＲＡＳ、Ｃ
ＡＳ、ＷＥ信号ライン、１０ニアドレス設定器、２０：
タイミングジェネレータ、３０：上位データ用リード用
ラッチ回路、３１：チェックビット用リード用ラッチ回
路、３２：下位データ用リード用ラッチ回路、４０：Ｅ
ＣＣ回路、６０：上位データリードバスバッファ、６１
：下位データリード用パスバッファ、７ｏ：上位データ
ライト用パスバッファ、７１：下位データライト用パス
バッファ、８０：上位データ人出力バツファ、８１：下
位データ人出力バツファ、１００〜１０２：メモリ。
と訂正を行なう通常の構成例を示す。０ニアドレス比較
器、１：パッケージ選択のためのアドレスライン、３：
コントロール信号、５：メモリ番地を選択するためのア
ドレスライン、７：メモリを駆動するためのＲＡＳ、Ｃ
ＡＳ、ＷＥ信号ライン、１０ニアドレス設定器、２０：
タイミングジェネレータ、３０：上位データ用リード用
ラッチ回路、３１：チェックビット用リード用ラッチ回
路、３２：下位データ用リード用ラッチ回路、４０：Ｅ
ＣＣ回路、６０：上位データリードバスバッファ、６１
：下位データリード用パスバッファ、７ｏ：上位データ
ライト用パスバッファ、７１：下位データライト用パス
バッファ、８０：上位データ人出力バツファ、８１：下
位データ人出力バツファ、１００〜１０２：メモリ。
第４図を用いて主記憶に対するライト動作とリード動作
を説明する。プロセサからアクセスしたいメモリのアド
レスがシステムバス上に送出されると、０のアドレス比
較器は１０のアドレス設定器で前もって割り当てられた
アドレスと１のバス上のアドレスとの一致を検出し、２
０のタイミングジェネレータに動作起動をかける。２０
のタイミングジェネレータは５３のコントロール信号に
よりリードかライトが判断し、また、５のアドレスライ
ンより該当するメモリ番地を選択するため。
を説明する。プロセサからアクセスしたいメモリのアド
レスがシステムバス上に送出されると、０のアドレス比
較器は１０のアドレス設定器で前もって割り当てられた
アドレスと１のバス上のアドレスとの一致を検出し、２
０のタイミングジェネレータに動作起動をかける。２０
のタイミングジェネレータは５３のコントロール信号に
よりリードかライトが判断し、また、５のアドレスライ
ンより該当するメモリ番地を選択するため。
７のＲＡＳ、ＣＡＳやＷＥ倍信号発生する。もしライト
動作であれば、８０〜８１の人出力バツファをライト方
向に設定し、７０〜７１のライト用データバスバッファ
を動作させてバス上のデータを４０のＥＣＣ回路に入力
し、ＥＣＣ回路においてチェックビットデータを発生さ
せて、バス上のデータとともにメモリに格納する。する
と、メモリは、データを格納したことを示す応答信号を
プロセサに出力する。次にリード動作であれば、プロセ
サから５のアドレスラインで指定されたメモリ番地の内
容がメモリより読み出される。このとき、３０〜３２の
リード用ラッチ回路で出力データをラッチし、メモリデ
ータとチェックビットデータを４０のＥＣＣ回路に入力
する。ＥＣＣ回路では、メモリデータとチェックビット
データの誤り検出が行なわれ、ノーエラーであれば、６
０〜６１のリード用データバスバッファを動作させて、
また、８０〜８１の入出力バッファをリード方向に設定
して、バス上にメモリデータを出力する。
動作であれば、８０〜８１の人出力バツファをライト方
向に設定し、７０〜７１のライト用データバスバッファ
を動作させてバス上のデータを４０のＥＣＣ回路に入力
し、ＥＣＣ回路においてチェックビットデータを発生さ
せて、バス上のデータとともにメモリに格納する。する
と、メモリは、データを格納したことを示す応答信号を
プロセサに出力する。次にリード動作であれば、プロセ
サから５のアドレスラインで指定されたメモリ番地の内
容がメモリより読み出される。このとき、３０〜３２の
リード用ラッチ回路で出力データをラッチし、メモリデ
ータとチェックビットデータを４０のＥＣＣ回路に入力
する。ＥＣＣ回路では、メモリデータとチェックビット
データの誤り検出が行なわれ、ノーエラーであれば、６
０〜６１のリード用データバスバッファを動作させて、
また、８０〜８１の入出力バッファをリード方向に設定
して、バス上にメモリデータを出力する。
次に、１ビツトエラーであれば、ＦＣＣ回路内で自動訂
正された正しいメモリデータが同様の設定により、バス
上に出力される。すると、メモリはデータを出力したこ
とを示す応答信号をプロセサに出力する。最後に、２ビ
ット以上のエラーであれば、ＦＣＣ回路内で自動訂正は
されないため、２ビット以上のエラーを含んだデータが
バス上に出力される。するとメモリは、正常にデータが
出力されていないという応答信号をプロセサに出力する
。以上が通常の構成例におけるリードとライト動作の説
明である。
正された正しいメモリデータが同様の設定により、バス
上に出力される。すると、メモリはデータを出力したこ
とを示す応答信号をプロセサに出力する。最後に、２ビ
ット以上のエラーであれば、ＦＣＣ回路内で自動訂正は
されないため、２ビット以上のエラーを含んだデータが
バス上に出力される。するとメモリは、正常にデータが
出力されていないという応答信号をプロセサに出力する
。以上が通常の構成例におけるリードとライト動作の説
明である。
第１図は、本発明の複数誤り訂正可能主記憶装置である
。３３〜３５：訂正用メモリにおけるデータラッチ回路
、５０：訂正回路、２００〜２０２：訂正用メモリセル
。
。３３〜３５：訂正用メモリにおけるデータラッチ回路
、５０：訂正回路、２００〜２０２：訂正用メモリセル
。
第１図を用いて、主記憶に対するリードとライト動作を
説明する。プロセサからアクセスしたいメモリのアドレ
スがシステムバス上に送出されると、０のアドレス比較
器は１ｏのアドレス設定器で前もって割り当てられたア
ドレスと１のバス上のアドレスとの一致を検出し、２０
のタイミングジェネレータに動作起動をかける。２０の
タイミングジェネレータは、３のコントロール信号より
リードかライトか判断し、また、５のアドレスラインよ
り該当するメモリ番地を選択するため、７のＲＡＳ、Ｃ
ＡＳやＷＥ倍信号発生する。もしライト動作であれば、
８０〜８１の人出力バッファをライト方向に設定し、７
０〜７１のライト用データバスバッファを動作させて、
バス上のデータを４０のＥＣＣ回路に入力し、ＥＣＣ回
路においてチェックビットデータを発生させて、１００
〜１０２の通常使用メモリセルと２００〜２０２の訂正
用メモリセルの両方に、バス上のデータとともに格納す
る。次にリード動作について説明する。
説明する。プロセサからアクセスしたいメモリのアドレ
スがシステムバス上に送出されると、０のアドレス比較
器は１ｏのアドレス設定器で前もって割り当てられたア
ドレスと１のバス上のアドレスとの一致を検出し、２０
のタイミングジェネレータに動作起動をかける。２０の
タイミングジェネレータは、３のコントロール信号より
リードかライトか判断し、また、５のアドレスラインよ
り該当するメモリ番地を選択するため、７のＲＡＳ、Ｃ
ＡＳやＷＥ倍信号発生する。もしライト動作であれば、
８０〜８１の人出力バッファをライト方向に設定し、７
０〜７１のライト用データバスバッファを動作させて、
バス上のデータを４０のＥＣＣ回路に入力し、ＥＣＣ回
路においてチェックビットデータを発生させて、１００
〜１０２の通常使用メモリセルと２００〜２０２の訂正
用メモリセルの両方に、バス上のデータとともに格納す
る。次にリード動作について説明する。
２０のタイミングジェネレータは、１００〜１０２の通
常使用メモリセルに対してアクセスを行ない、ＥＣＣ回
路におけるメモリデータの誤りの自動検出において、ノ
ーエラーと１ビツトエラーの場合の動作は、第４図にお
ける従来の場合の動作と同様である。次に、本発明の特
徴である２ビット以上のエラーの場合のリード動作およ
びその訂正を第２図、第３図を用いて説明する。第２図
は、５０の訂正回路の内部構成を示した図であり、第３
図は、エラー訂正の具体例を示した図である。
常使用メモリセルに対してアクセスを行ない、ＥＣＣ回
路におけるメモリデータの誤りの自動検出において、ノ
ーエラーと１ビツトエラーの場合の動作は、第４図にお
ける従来の場合の動作と同様である。次に、本発明の特
徴である２ビット以上のエラーの場合のリード動作およ
びその訂正を第２図、第３図を用いて説明する。第２図
は、５０の訂正回路の内部構成を示した図であり、第３
図は、エラー訂正の具体例を示した図である。
５１〜５２：２ビット以上のエラーを含んだメモリデー
タを保持するラッチ回路、５３〜５６：ＥＯＲ回路１０
０〜１０２の通常使用のメモリセルより読み出された２
ビット以上のエラーを含んだデータは、５１〜４２のラ
ッチ回路で保持される。この状態で該データに対応した
データが記憶されている２００〜２０２の訂正用メモリ
セルに対してアクセスを行ない、４０のＥＣＣ回路で読
み出されたデータの誤り検出を行なう。このとき、読み
出されたデータがノーエラーあるいは１ビツトエラーの
場合、ＥＣＣ回路より出力される時は、すべて正しいデ
ータに訂正され、その訂正されたデータが５０の訂正回
路に入力される。このとき。
タを保持するラッチ回路、５３〜５６：ＥＯＲ回路１０
０〜１０２の通常使用のメモリセルより読み出された２
ビット以上のエラーを含んだデータは、５１〜４２のラ
ッチ回路で保持される。この状態で該データに対応した
データが記憶されている２００〜２０２の訂正用メモリ
セルに対してアクセスを行ない、４０のＥＣＣ回路で読
み出されたデータの誤り検出を行なう。このとき、読み
出されたデータがノーエラーあるいは１ビツトエラーの
場合、ＥＣＣ回路より出力される時は、すべて正しいデ
ータに訂正され、その訂正されたデータが５０の訂正回
路に入力される。このとき。
５１〜５２のラッチ回路は前のエラーを含んだデータを
保持したままであり、この訂正されたデータは５３〜５
４のＦＯＲ回路に入力される。そして、この５３〜５４
のＥＯＲ回路の出力と５１〜５２のラッチ回路の出力を
５５〜５６のＦＯＲ回路に入力することにより、その出
力されるデータは、完全に訂正されたデータが得られる
。この訂正過程の具体例を第３図を用いて示す。３００
〜３０１：訂正用メモリセルからの正しいデータ、４０
０〜４０１ ： ２ビット以上のエラーを含んだデータ
、５００〜５０１：１段目のＥＯＲ出力データ、６００
〜６ｏ１：２段目のＥＯＲ出力データ（訂正データ）。
保持したままであり、この訂正されたデータは５３〜５
４のＦＯＲ回路に入力される。そして、この５３〜５４
のＥＯＲ回路の出力と５１〜５２のラッチ回路の出力を
５５〜５６のＦＯＲ回路に入力することにより、その出
力されるデータは、完全に訂正されたデータが得られる
。この訂正過程の具体例を第３図を用いて示す。３００
〜３０１：訂正用メモリセルからの正しいデータ、４０
０〜４０１ ： ２ビット以上のエラーを含んだデータ
、５００〜５０１：１段目のＥＯＲ出力データ、６００
〜６ｏ１：２段目のＥＯＲ出力データ（訂正データ）。
４００〜４０１には通常使用メモリセルから読み出され
た複数ビットエラーを含んだデータが保持されており、
４０１では右から第４番目、４００では左から第１番目
と第４番目がエラービットである。この４００〜４０１
の保持されているデータと３００〜３０１の正しいデー
タとのＦＯＲを取ると、５００〜５０１に示すデータが
得られる。つまり、４００〜４０１のエラービットに対
応したビットがｕ １ ″となるデータである。これに
より、エラービットの位置が確定され、任意のエラービ
ットの訂正が可能となる。次に、この５００〜５０１の
データと４００〜４０１のエラーデータとのＥＯＲをも
う一度取ることにより、４００〜４０１のエラービット
は反転され、元の正しいデータが得られる。本発明の特
徴は、通常使用メモリセルにおいて２ビツトエラーが発
生し、さらに訂正用メモリセルにおいても２ビツトエラ
ーが発生するという確率的に非常に小さな場合において
のみデータエラーの訂正は不可能であるが、他のほとん
どの場合において複数ビットのエラーに対して訂正可能
であるということである。
た複数ビットエラーを含んだデータが保持されており、
４０１では右から第４番目、４００では左から第１番目
と第４番目がエラービットである。この４００〜４０１
の保持されているデータと３００〜３０１の正しいデー
タとのＦＯＲを取ると、５００〜５０１に示すデータが
得られる。つまり、４００〜４０１のエラービットに対
応したビットがｕ １ ″となるデータである。これに
より、エラービットの位置が確定され、任意のエラービ
ットの訂正が可能となる。次に、この５００〜５０１の
データと４００〜４０１のエラーデータとのＥＯＲをも
う一度取ることにより、４００〜４０１のエラービット
は反転され、元の正しいデータが得られる。本発明の特
徴は、通常使用メモリセルにおいて２ビツトエラーが発
生し、さらに訂正用メモリセルにおいても２ビツトエラ
ーが発生するという確率的に非常に小さな場合において
のみデータエラーの訂正は不可能であるが、他のほとん
どの場合において複数ビットのエラーに対して訂正可能
であるということである。
本発明によれば、通常使用のメモリセルで２ビット以上
のエラーが発生し、さらに、訂正用メモリセルにおいて
も２ビツトエラーが発生しない限り、通常使用のメモリ
セルにおけるすべてのエラーを訂正することが可能であ
り、メモリデータの信頼性を大幅に向上することが可能
となる。
のエラーが発生し、さらに、訂正用メモリセルにおいて
も２ビツトエラーが発生しない限り、通常使用のメモリ
セルにおけるすべてのエラーを訂正することが可能であ
り、メモリデータの信頼性を大幅に向上することが可能
となる。
第１図はメモリセルを２重系とし、訂正回路を付加した
複数誤り訂正可能主記憶装置の説明図、第２図は５０の
訂正回路の内部構成図、第３図はデータエラー訂正の具
体例を示す図、第４図は従来のＥＣＣ回路を用いた主記
憶装置の説明図である。 ５０・・・訂正回路、２００・・・訂正用上位データメ
モリセル、２０１・・・訂正用チェックピットデータメ
第７図 ９０ を丁」ヨロＬエト ２ｏ１．、
、を丁五坪トチ、７ビツトデ゛−タ２θ０ を丁迂−
耳１１１４１テ・＝タ ／ｕ’ｌｔ
Ｌ〆［１１え、、 ｚｏ２・ 訂正ｎ
下イ立デ′−ｆ／モリｔ１し第２１￥１ Ｓρ、、訂正口１各 ｔ２ ９ 島 ＥＯべ回路 ｒ手、・ ｌ 汁り ダＺ・・ 。 第 ３ 図 ￥４図
複数誤り訂正可能主記憶装置の説明図、第２図は５０の
訂正回路の内部構成図、第３図はデータエラー訂正の具
体例を示す図、第４図は従来のＥＣＣ回路を用いた主記
憶装置の説明図である。 ５０・・・訂正回路、２００・・・訂正用上位データメ
モリセル、２０１・・・訂正用チェックピットデータメ
第７図 ９０ を丁」ヨロＬエト ２ｏ１．、
、を丁五坪トチ、７ビツトデ゛−タ２θ０ を丁迂−
耳１１１４１テ・＝タ ／ｕ’ｌｔ
Ｌ〆［１１え、、 ｚｏ２・ 訂正ｎ
下イ立デ′−ｆ／モリｔ１し第２１￥１ Ｓρ、、訂正口１各 ｔ２ ９ 島 ＥＯべ回路 ｒ手、・ ｌ 汁り ダＺ・・ 。 第 ３ 図 ￥４図
Claims (1)
- １、ＥＣＣ回路を１個使用して、メモリセルからの読み
出しデータの誤りを検出、および訂正する機能を有する
主記憶装置において、メモリセルを２重系とし、一方の
メモリセルからのデータの誤りを前記ＥＣＣ回路におい
て自動検出し、複数ビットの誤りを検出したときのデー
タと該データに対応する他方のメモリセルに記憶されて
いるデータとの排他的論理和を取る訂正回路を付加する
ことを特徴とする複数誤り訂正可能主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060938A JPS63228248A (ja) | 1987-03-18 | 1987-03-18 | 複数誤り訂正可能主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060938A JPS63228248A (ja) | 1987-03-18 | 1987-03-18 | 複数誤り訂正可能主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228248A true JPS63228248A (ja) | 1988-09-22 |
Family
ID=13156820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060938A Pending JPS63228248A (ja) | 1987-03-18 | 1987-03-18 | 複数誤り訂正可能主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146239A (ja) * | 2006-12-07 | 2008-06-26 | Toshiba Corp | 二重化制御装置、及びそのメモリ部の複数ビットエラーの自動修復方法 |
| JP2011166922A (ja) * | 2010-02-09 | 2011-08-25 | Hitachi Ltd | 保護継電装置 |
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1987
- 1987-03-18 JP JP62060938A patent/JPS63228248A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146239A (ja) * | 2006-12-07 | 2008-06-26 | Toshiba Corp | 二重化制御装置、及びそのメモリ部の複数ビットエラーの自動修復方法 |
| JP2011166922A (ja) * | 2010-02-09 | 2011-08-25 | Hitachi Ltd | 保護継電装置 |
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