JPS6214871B2 - - Google Patents
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- Publication number
- JPS6214871B2 JPS6214871B2 JP54118191A JP11819179A JPS6214871B2 JP S6214871 B2 JPS6214871 B2 JP S6214871B2 JP 54118191 A JP54118191 A JP 54118191A JP 11819179 A JP11819179 A JP 11819179A JP S6214871 B2 JPS6214871 B2 JP S6214871B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- circuit
- multiplier
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 36
- 238000000926 separation method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Image Analysis (AREA)
Description
【発明の詳細な説明】
本発明は図形処理システムにおいて静止図形と
移動図形とを自動的に分離する動画像静画像分離
装置に関する。
移動図形とを自動的に分離する動画像静画像分離
装置に関する。
従来、この種の動画像静画像分離装置は第１図
に示す構成から成つている。第１図において、入
力画像信号１は減算回路２により乗算回路１１か
らの信号を減算され、この減算回路２の出力信号
は、減算回路３により乗算回路１０からの出力信
号を減算される。減算回路３の出力信号は乗算回
路４により、定数K315を乗算され、乗算回路４
の出力信号は、加算回路５によりメモリ６の出力
と加算される。メモリ６の出力信号は乗算回路１
０により、定数113を乗算される。
に示す構成から成つている。第１図において、入
力画像信号１は減算回路２により乗算回路１１か
らの信号を減算され、この減算回路２の出力信号
は、減算回路３により乗算回路１０からの出力信
号を減算される。減算回路３の出力信号は乗算回
路４により、定数K315を乗算され、乗算回路４
の出力信号は、加算回路５によりメモリ６の出力
と加算される。メモリ６の出力信号は乗算回路１
０により、定数113を乗算される。
一方、メモリ６の他の出力信号は乗算回路７に
より定数K416を乗算され、乗算回路７の出力信
号は加算回路８によりメモリ９の出力と加算され
る。加算回路８の出力信号はメモリ９に入力され
記憶される。メモリ９の出力信号は乗算回路１１
により定数K214を乗算される。そしてメモリ６
とメモリ９の信号を動画像データ、静画像データ
として表示する。
より定数K416を乗算され、乗算回路７の出力信
号は加算回路８によりメモリ９の出力と加算され
る。加算回路８の出力信号はメモリ９に入力され
記憶される。メモリ９の出力信号は乗算回路１１
により定数K214を乗算される。そしてメモリ６
とメモリ９の信号を動画像データ、静画像データ
として表示する。
即ち、第１図に示した様に動画像静画像の分離
抽出において、通常アドレス（Ｉ，Ｊ）を持つ入
力信号に対する数値演算式はSC〔Ｉ，Ｊ）を減
算回路３の出力信号であるアドレス（Ｉ，Ｊ）の
偏差信号、SI〔Ｉ，Ｊ〕をアドレス（Ｉ，Ｊ）の
入力画像信号１、M1（Ｉ，Ｊ），M1′（Ｉ，Ｊ）
を第１の記憶部のアドレス（Ｉ，Ｊ）の新旧の内
容、M2（Ｉ，Ｊ），M2′（Ｉ，Ｊ）を第２の記憶
部のアドレス（Ｉ，Ｊ）の新旧の内容、K1〜K4
を抽出するのに適したパラメータとすれば、 SC〔Ｉ，Ｊ〕＝SI〔Ｉ，Ｊ〕―K1M1′ 〔Ｉ，Ｊ〕―K2M2′〔Ｉ，Ｊ〕 ……(1) M1〔Ｉ，Ｊ〕 ＝K3SC〔Ｉ，Ｊ〕＋M1′〔Ｉ，Ｊ〕 ……(2) M2〔Ｉ，Ｊ〕 ＝K4M1′〔Ｉ，Ｊ〕＋M2′〔Ｉ，Ｊ〕 ……(3) で表わされ、第１の記憶部に動画像、第２の記憶
部に静画像が分離記憶される。したがつて以上の
様な動画像静画像分離装置を構成するのに４個の
乗算回路４，７，１０，１１と、２個の減算回路
２，３と、２個の加算回路５，８と、２個のメモ
リ６，９９を必要とし、回路素子が多くなり複雑
になるという欠点があつた。
抽出において、通常アドレス（Ｉ，Ｊ）を持つ入
力信号に対する数値演算式はSC〔Ｉ，Ｊ）を減
算回路３の出力信号であるアドレス（Ｉ，Ｊ）の
偏差信号、SI〔Ｉ，Ｊ〕をアドレス（Ｉ，Ｊ）の
入力画像信号１、M1（Ｉ，Ｊ），M1′（Ｉ，Ｊ）
を第１の記憶部のアドレス（Ｉ，Ｊ）の新旧の内
容、M2（Ｉ，Ｊ），M2′（Ｉ，Ｊ）を第２の記憶
部のアドレス（Ｉ，Ｊ）の新旧の内容、K1〜K4
を抽出するのに適したパラメータとすれば、 SC〔Ｉ，Ｊ〕＝SI〔Ｉ，Ｊ〕―K1M1′ 〔Ｉ，Ｊ〕―K2M2′〔Ｉ，Ｊ〕 ……(1) M1〔Ｉ，Ｊ〕 ＝K3SC〔Ｉ，Ｊ〕＋M1′〔Ｉ，Ｊ〕 ……(2) M2〔Ｉ，Ｊ〕 ＝K4M1′〔Ｉ，Ｊ〕＋M2′〔Ｉ，Ｊ〕 ……(3) で表わされ、第１の記憶部に動画像、第２の記憶
部に静画像が分離記憶される。したがつて以上の
様な動画像静画像分離装置を構成するのに４個の
乗算回路４，７，１０，１１と、２個の減算回路
２，３と、２個の加算回路５，８と、２個のメモ
リ６，９９を必要とし、回路素子が多くなり複雑
になるという欠点があつた。
本発明は上記欠点を解決し、同一のマルチプラ
イア・アダーとメモリによつて構成することによ
つて回路を簡単化した動画像静画像分離装置を提
供するものである。
イア・アダーとメモリによつて構成することによ
つて回路を簡単化した動画像静画像分離装置を提
供するものである。
次に本発明の実施例について図面を参照して説
明する。
明する。
前述した様に従来装置では、(1)〜(3)式にみられ
るように加減算回路４回路、乗算回路４回路が必
要となり、その定数はK1〜K4の４つが必要であ
る。しかしこれらの演算回路で加減算回路と乗算
回路の結びつきはすべて同じ形であり、変数±
（変数××定数）の形で表現出来るので、乗算回
路と加減算回路で構成されたマルチプライア・ア
ダー４個とメモリ２個により動画像静画像分離装
置を構成することが出来る。
るように加減算回路４回路、乗算回路４回路が必
要となり、その定数はK1〜K4の４つが必要であ
る。しかしこれらの演算回路で加減算回路と乗算
回路の結びつきはすべて同じ形であり、変数±
（変数××定数）の形で表現出来るので、乗算回
路と加減算回路で構成されたマルチプライア・ア
ダー４個とメモリ２個により動画像静画像分離装
置を構成することが出来る。
マルチプライア・アダー１７は第２図に示す構
成で、変数21、定数22、変数23の３つの入力に対
し、変数23±（変数21×定数22）を演算するもの
で乗算回路１８、加減算回路１９により構成され
ており、加減算回路は加算か減算かを選ぶ。この
マルチプライア・アダー１７が４個とメモリ６，
９を２個用いた実施例が第３図である。
成で、変数21、定数22、変数23の３つの入力に対
し、変数23±（変数21×定数22）を演算するもの
で乗算回路１８、加減算回路１９により構成され
ており、加減算回路は加算か減算かを選ぶ。この
マルチプライア・アダー１７が４個とメモリ６，
９を２個用いた実施例が第３図である。
この回路においてメモリ６のアドレス（Ｉ，
Ｊ）に記憶されている信号はマルチプライア・ア
ダー１８，１９，２０に出力される。又、メモリ
９のアドレス（Ｉ，Ｊ）に記憶されている信号
は、マルチプライア・アダー１７，２０に出力さ
れる様に接続されている。
Ｊ）に記憶されている信号はマルチプライア・ア
ダー１８，１９，２０に出力される。又、メモリ
９のアドレス（Ｉ，Ｊ）に記憶されている信号
は、マルチプライア・アダー１７，２０に出力さ
れる様に接続されている。
アドレス〔Ｉ，Ｊ〕をもつ入力画像信号１が入
力されると、マルチプライア・アダー１７におい
て、入力画像信号１からメモリ９より出力される
信号と定数K2，14を乗算したものを減算する。
その信号をマルチプライア・アダー１８に入力
し、その信号からメモリ６より出力された信号と
定数K1，13を乗算したものを減算する。次にマ
ルチプライア・アダー１８より出力された信号に
定数K3，15を乗算し、メモリ６からの信号を加
算しメモリ６に新たに記憶する。
力されると、マルチプライア・アダー１７におい
て、入力画像信号１からメモリ９より出力される
信号と定数K2，14を乗算したものを減算する。
その信号をマルチプライア・アダー１８に入力
し、その信号からメモリ６より出力された信号と
定数K1，13を乗算したものを減算する。次にマ
ルチプライア・アダー１８より出力された信号に
定数K3，15を乗算し、メモリ６からの信号を加
算しメモリ６に新たに記憶する。
一方、マルチプライア・アダー２０においてメ
モリ６からの出力信号に定数K4，16を乗算し、
メモリ１９の信号を加算し、メモリ９のアドレス
（Ｉ，Ｊ）に新たに記憶する。メモリ６にデータ
は動画像データであり、メモリ９のデータは静画
像データである。デイスプレイ装置１２はメモリ
６とメモリ９の出力信号を表示するものである。
モリ６からの出力信号に定数K4，16を乗算し、
メモリ１９の信号を加算し、メモリ９のアドレス
（Ｉ，Ｊ）に新たに記憶する。メモリ６にデータ
は動画像データであり、メモリ９のデータは静画
像データである。デイスプレイ装置１２はメモリ
６とメモリ９の出力信号を表示するものである。
又、このマルチプライア・アダー１７，１８，
１９，２０４個は同一のものであるため、マルチ
プライア・アダー１７１個使用し時分割に演算を
実行する様にすることができる。
１９，２０４個は同一のものであるため、マルチ
プライア・アダー１７１個使用し時分割に演算を
実行する様にすることができる。
本発明は以上説明した様にマルチプライア・ア
ダーを使用して回路構成をすることにより回路が
簡単になり、かつ同一のマルチプライア・アダー
を使用出来るという効果がある。
ダーを使用して回路構成をすることにより回路が
簡単になり、かつ同一のマルチプライア・アダー
を使用出来るという効果がある。
第１図は従来の動画像静画像分離装置のブロツ
ク図、第２図はマルチプライア・アダーの構成
図、第３図はマルチプライア・アダーを用いた本
発明の実施例を示すブロツク図である。 １……入力画像信号、２，３……減算回路、
４，７，１０，１１……乗算回路、５，８……加
算回路、６，９……メモリ、１２……デイスプレ
イ装置、１７，１８，１９，２０……マルチプラ
イア・アダー。
ク図、第２図はマルチプライア・アダーの構成
図、第３図はマルチプライア・アダーを用いた本
発明の実施例を示すブロツク図である。 １……入力画像信号、２，３……減算回路、
４，７，１０，１１……乗算回路、５，８……加
算回路、６，９……メモリ、１２……デイスプレ
イ装置、１７，１８，１９，２０……マルチプラ
イア・アダー。
Claims (1)
- １ 入力画像信号の各画素信号が、新しい画素信
号が入力される度に更新されて記憶されている第
１のメモリ及び第２のメモリと、前記入力画像信
号から、前記第２のメモリから読み出された画素
信号に所定係数を乗算する第１の乗算回路の出力
を減算する第１の減算回路と、この第１の減算回
路の出力から、前記第１のメモリから読み出され
た画素信号に所定係数を乗算する第２の乗算回路
の出力を減算する第２の減算回路と、この第２の
減算回路の出力に所定係数を乗算する第３の乗算
回路と、この第３の乗算回路の出力と前記第１の
メモリの出力とを加算し、加算出力を前記第１の
メモリに入力する第１の加算回路と、前記第１の
メモリの出力に所定係数を乗算する第４の乗算回
路と、この第４の乗算回路の出力と前記第２のメ
モリの出力とを加算し、加算出力を前記第２のメ
モリに入力する第２の加算回路とから成る動画像
静画像分離装置において、前記第１の減算器と第
１の乗算器、及び前記第２の減算器と第２の乗算
器をそれぞれ一体として構成された第１及び第２
のマルチプライア・アダーと、前記第３の乗算器
と第１の加算器、及び前記第４の乗算器と第２の
加算器をそれぞれ一体として構成された第３及び
第４のマルチプライア・アダーとを有することを
特徴とする動画像静画像分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11819179A JPS5642869A (en) | 1979-09-14 | 1979-09-14 | Motion picture/still picture separator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11819179A JPS5642869A (en) | 1979-09-14 | 1979-09-14 | Motion picture/still picture separator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5642869A JPS5642869A (en) | 1981-04-21 |
| JPS6214871B2 true JPS6214871B2 (ja) | 1987-04-04 |
Family
ID=14730402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11819179A Granted JPS5642869A (en) | 1979-09-14 | 1979-09-14 | Motion picture/still picture separator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5642869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643883U (ja) * | 1987-06-19 | 1989-01-11 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54121136A (en) * | 1978-03-13 | 1979-09-20 | Canon Inc | Reservation copying apparatus |
| JPH0814848B2 (ja) * | 1985-10-31 | 1996-02-14 | ソニー株式会社 | 変位パターン除去装置 |
-
1979
- 1979-09-14 JP JP11819179A patent/JPS5642869A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643883U (ja) * | 1987-06-19 | 1989-01-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5642869A (en) | 1981-04-21 |
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