JPH0786934B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH0786934B2 JPH0786934B2 JP62139583A JP13958387A JPH0786934B2 JP H0786934 B2 JPH0786934 B2 JP H0786934B2 JP 62139583 A JP62139583 A JP 62139583A JP 13958387 A JP13958387 A JP 13958387A JP H0786934 B2 JPH0786934 B2 JP H0786934B2
- Authority
- JP
- Japan
- Prior art keywords
- image
- frame memory
- memory
- image value
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Image Processing (AREA)
- Image Analysis (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、リアルタイム積算機能を持つ画像処理表示装
置に関するものである。
置に関するものである。
従来のこの種の装置は、第２図に示す様な構造であっ
た。これは、リアルタイム積算機能をもつ画像処理装置
のブロック図である。第２図において、フレームメモリ
１は予定枚数の画像積算結果を格納するに十分な容量を
もつメモリである。２は２入力１出力のデジタル加算器
で、画像積算を実行し、書込み部４に結果を出力する。
３はフレームメモリ１の読み出し部であり、画像積算の
際に読み出し部３と書込み部４が作業するフレームメモ
リ領域は、画像信号源８から供給される入力画像のアド
レス情報とつねに対応が取られる様に、制御部７が制御
する。その結果、加算器２には、読み出し部３と画像信
号源８との対応のとれたアドレス情報が２つの入力端子
からそれぞれ入力される。インターフェース部５は、フ
レームメモリ上のデジタル画像を、画像表示装置６に表
示するために読み出す部分である。このような構成にお
いて、画像信号源８からの新たな画像入力の際に、フレ
ームメモリ１の画像値を読み出し、デジタル加算器２が
入力画像値とメモリ画像値とを加算してフレームメモリ
１に再格納する事により、リアルタイム積算を実現して
いた。フレームメモリ１内の画像は画像表示装置６に表
示される。
た。これは、リアルタイム積算機能をもつ画像処理装置
のブロック図である。第２図において、フレームメモリ
１は予定枚数の画像積算結果を格納するに十分な容量を
もつメモリである。２は２入力１出力のデジタル加算器
で、画像積算を実行し、書込み部４に結果を出力する。
３はフレームメモリ１の読み出し部であり、画像積算の
際に読み出し部３と書込み部４が作業するフレームメモ
リ領域は、画像信号源８から供給される入力画像のアド
レス情報とつねに対応が取られる様に、制御部７が制御
する。その結果、加算器２には、読み出し部３と画像信
号源８との対応のとれたアドレス情報が２つの入力端子
からそれぞれ入力される。インターフェース部５は、フ
レームメモリ上のデジタル画像を、画像表示装置６に表
示するために読み出す部分である。このような構成にお
いて、画像信号源８からの新たな画像入力の際に、フレ
ームメモリ１の画像値を読み出し、デジタル加算器２が
入力画像値とメモリ画像値とを加算してフレームメモリ
１に再格納する事により、リアルタイム積算を実現して
いた。フレームメモリ１内の画像は画像表示装置６に表
示される。
上記のごとき従来の技術においては、既定枚数の画像積
算を実行した後、さらに積算を継続させようとした後、
フレームメモリがオーバーフローするような場合には新
たな画像入力を一時停止させ、フレームメモリを一度消
去するか、またはフレームメモリ内の画像値を加工処理
しなければならず、画像表示が不自然になることが起こ
り得るばかりでなく、積算画像表示のリアルタイム性が
損われるという問題点があった。
算を実行した後、さらに積算を継続させようとした後、
フレームメモリがオーバーフローするような場合には新
たな画像入力を一時停止させ、フレームメモリを一度消
去するか、またはフレームメモリ内の画像値を加工処理
しなければならず、画像表示が不自然になることが起こ
り得るばかりでなく、積算画像表示のリアルタイム性が
損われるという問題点があった。
そこで本発明は、既定枚数の画像積算を実行した後さら
に継続して、画像枚数に上限なく新たな画像の積算入力
を可能として、リアルタイム性を確保し画像表示も自然
に行えることを目的とする。
に継続して、画像枚数に上限なく新たな画像の積算入力
を可能として、リアルタイム性を確保し画像表示も自然
に行えることを目的とする。
上記問題点の解決のために本発明では、予定枚数の画像
積算は従来通りの手法で行い、それ以上の枚数のさらな
る画像積算については、それまでの積算枚数をＮとする
と、フレームメモリの画像値を（Ｎ−１）/N倍したもの
と新たな画像値を加算し、フレームメモリに再格納する
事とした。
積算は従来通りの手法で行い、それ以上の枚数のさらな
る画像積算については、それまでの積算枚数をＮとする
と、フレームメモリの画像値を（Ｎ−１）/N倍したもの
と新たな画像値を加算し、フレームメモリに再格納する
事とした。
上記のごとき構成をとる事により、所定Ｎ枚の画像積算
後に新たに画像積算入力する際には、フレームメモリか
ら読み出した画像値に（Ｎ−１）/Nの係数を乗じ、それ
と新たな画像値（入力画像値）を加算し、その結果をフ
レームメモリに再格納することになるので、新たな画像
を何枚入力しても、フレームメモリがオーバーフローす
る事はない。
後に新たに画像積算入力する際には、フレームメモリか
ら読み出した画像値に（Ｎ−１）/Nの係数を乗じ、それ
と新たな画像値（入力画像値）を加算し、その結果をフ
レームメモリに再格納することになるので、新たな画像
を何枚入力しても、フレームメモリがオーバーフローす
る事はない。
第１図は本発明の第一の実施例であって、フレームメモ
リ１は所定枚数（Ｎ）の画像積算結果を格納するに十分
な容量をもつメモリである。２は入力１出力のデジタル
加算器で、画像積算を実行し、書込み部４に結果を出力
する。３はフレームメモリ１の読み出し部であり、画像
積算の際に読み出し部３と書込み部４が作業するフレー
ムメモリ領域は、画像信号源８から供給される入力画像
のアドレス情報とつねに対応が取られる様に、制御部７
は画像信号源８から一画面毎に送出される画像信号送出
開始信号に基づいて読み出し部３と書込み部４とを制御
する。インターフェース部５は、フレームメモリ上のデ
ジタル画像を、画像表示装置６に表示するために読み出
す部分である。９は２入力１出力のデジタル掛算器で、
読み出し部３から供給される画像値に制御部７からの係
数、（Ｎ−１）/N（N:正の整数）を乗じ、データセレク
タ10の一入力に出力する。データセレクタ10は３入力
（Ａ、Ｂ、Ｃ）を具備し、Ｃ＝０の時はＡを、Ｃ＝１の
時はＢをデジタル加算器２の一入力に出力するものであ
り、制御端子Ｃは制御部７によって制御される。
リ１は所定枚数（Ｎ）の画像積算結果を格納するに十分
な容量をもつメモリである。２は入力１出力のデジタル
加算器で、画像積算を実行し、書込み部４に結果を出力
する。３はフレームメモリ１の読み出し部であり、画像
積算の際に読み出し部３と書込み部４が作業するフレー
ムメモリ領域は、画像信号源８から供給される入力画像
のアドレス情報とつねに対応が取られる様に、制御部７
は画像信号源８から一画面毎に送出される画像信号送出
開始信号に基づいて読み出し部３と書込み部４とを制御
する。インターフェース部５は、フレームメモリ上のデ
ジタル画像を、画像表示装置６に表示するために読み出
す部分である。９は２入力１出力のデジタル掛算器で、
読み出し部３から供給される画像値に制御部７からの係
数、（Ｎ−１）/N（N:正の整数）を乗じ、データセレク
タ10の一入力に出力する。データセレクタ10は３入力
（Ａ、Ｂ、Ｃ）を具備し、Ｃ＝０の時はＡを、Ｃ＝１の
時はＢをデジタル加算器２の一入力に出力するものであ
り、制御端子Ｃは制御部７によって制御される。
なお、フレームメモリ１の十分な容量とは、例えば画像
信号源８からの入力画像値が０〜255であり、フレーム
メモリの積算可能枚数が64である場合に、フレームメモ
リ１の各メモリ領域に０〜16383のメモリ画像値が記憶
可能であることをいう。
信号源８からの入力画像値が０〜255であり、フレーム
メモリの積算可能枚数が64である場合に、フレームメモ
リ１の各メモリ領域に０〜16383のメモリ画像値が記憶
可能であることをいう。
上述のごとく構成された画像処理装置の動作について、
以下説明する。
以下説明する。
まず、初期状態として、画像信号源８からの画像入力は
なく、フレームメモリ１は空であるとする。画像信号源
８から画像信号送出開始信号が制御部７に転送される
と、制御部７は、データセレクタ10の入力Ｃにデータ０
を送出し、加算器２にフレームメモリ１から読み出し部
３を経由したメモリ画像値が、そのまま入力されるよう
に制御する。１画面分に相当する画像信号源８からの１
枚目の画像値は、フレームメモリ１のメモリ画像値が０
であるので、デジタル加算器２を通っても変化はなく、
書込み部４を通ってそのままフレームメモリ１に記憶さ
れる。
なく、フレームメモリ１は空であるとする。画像信号源
８から画像信号送出開始信号が制御部７に転送される
と、制御部７は、データセレクタ10の入力Ｃにデータ０
を送出し、加算器２にフレームメモリ１から読み出し部
３を経由したメモリ画像値が、そのまま入力されるよう
に制御する。１画面分に相当する画像信号源８からの１
枚目の画像値は、フレームメモリ１のメモリ画像値が０
であるので、デジタル加算器２を通っても変化はなく、
書込み部４を通ってそのままフレームメモリ１に記憶さ
れる。
以後、画像信号源８から送出される入力画像値と、一画
面内でこの画像値と一致するアドレスのメモリ画像値と
がデジタル加算器２で加算され、フレームメモリ１に記
憶される。以下フレームメモリ１上での積算枚数が、所
定枚数Ｎに到達するまでリアルタイム積算が繰り返され
る。すなわち、画像信号源８から転送される画像値は、
そのアドレス情報に対応するフレームメモリ１上のメモ
リ領域の画像値と、加算器２により加算され、その結果
が書込み部４を経由して同領域に再格納されていく。
面内でこの画像値と一致するアドレスのメモリ画像値と
がデジタル加算器２で加算され、フレームメモリ１に記
憶される。以下フレームメモリ１上での積算枚数が、所
定枚数Ｎに到達するまでリアルタイム積算が繰り返され
る。すなわち、画像信号源８から転送される画像値は、
そのアドレス情報に対応するフレームメモリ１上のメモ
リ領域の画像値と、加算器２により加算され、その結果
が書込み部４を経由して同領域に再格納されていく。
次に制御部７が、一画面毎に画像信号源８から送出され
る画像信号開始信号の計数により、画像積算枚数が予定
のＮ枚に到達した事を認識すると、制御部７はただちに
データセレクタ10の入力Ｃにデータ１を送出し、掛算器
９の出力をデジタル加算器２の一入力に転送するよう制
御する。
る画像信号開始信号の計数により、画像積算枚数が予定
のＮ枚に到達した事を認識すると、制御部７はただちに
データセレクタ10の入力Ｃにデータ１を送出し、掛算器
９の出力をデジタル加算器２の一入力に転送するよう制
御する。
すると、（Ｎ＋１）枚目からの画像積算の際には、フレ
ームメモリから読み出した画像値に（Ｎ−１）/Nの係数
を乗じ、それと新たな画像値（入力画像値）を加算し、
その結果をフレームメモリに再格納することになる。従
って、フレームメモリ１に必要なメモリ容量はつねにＮ
枚分であり、フレームメモリのオーバーフローを防ぐこ
とができる。
ームメモリから読み出した画像値に（Ｎ−１）/Nの係数
を乗じ、それと新たな画像値（入力画像値）を加算し、
その結果をフレームメモリに再格納することになる。従
って、フレームメモリ１に必要なメモリ容量はつねにＮ
枚分であり、フレームメモリのオーバーフローを防ぐこ
とができる。
具体的に述べると、いま、フレームメモリ１の各アドレ
スのメモリ領域が画像値０〜16383までを記憶可能だと
し、かつ、１つのアドレスに対応した画像信号源８から
の入力画像値が０〜255の範囲内に押えられていると
し、ある１つの入力画像値が100である場合を考える
（対象画像は静止画）。なお、この場合、上述のＮは 以下の任意の整数に設定できる。そこで、以下、Ｎ＝64
に設定したものとして説明する。さて、初めはフレーム
メモリ１の全てのアドレスのメモリ領域は画像値０であ
るから、フレームメモリ１の上述の１つのアドレスに対
応した記憶領域には、画像値100が記憶される。画像信
号源８が１画面全てのアドレスに対応した入力画像値が
フレームメモリ１の対応するメモリ領域に記憶される
と、画像信号源８からの２回目の入力画像値が、フレー
ムメモリ１に記憶されている対応するアドレスの画像値
と加算器２で加算されて書換えられる。上述の１つのア
ドレスを考えると、新たな入力画像値100P1は（P1はS/N
による画像値の変動に依存した定数である）がフレーム
メモリ１の画像値100と加算され、上述の１つのアドレ
スのメモリ領域には画像値100＋100P1が記憶される。以
下同様にＮ＝64まで加算されるから100（１＋P1＋……
＋P63）が画像値としてフレームメモリ１に記憶され
る。そして、（Ｎ−１）/N＝63/64であるから、65回目
は、 100（１＋P1＋…＋P63）×63/64＋100P64 となる。
スのメモリ領域が画像値０〜16383までを記憶可能だと
し、かつ、１つのアドレスに対応した画像信号源８から
の入力画像値が０〜255の範囲内に押えられていると
し、ある１つの入力画像値が100である場合を考える
（対象画像は静止画）。なお、この場合、上述のＮは 以下の任意の整数に設定できる。そこで、以下、Ｎ＝64
に設定したものとして説明する。さて、初めはフレーム
メモリ１の全てのアドレスのメモリ領域は画像値０であ
るから、フレームメモリ１の上述の１つのアドレスに対
応した記憶領域には、画像値100が記憶される。画像信
号源８が１画面全てのアドレスに対応した入力画像値が
フレームメモリ１の対応するメモリ領域に記憶される
と、画像信号源８からの２回目の入力画像値が、フレー
ムメモリ１に記憶されている対応するアドレスの画像値
と加算器２で加算されて書換えられる。上述の１つのア
ドレスを考えると、新たな入力画像値100P1は（P1はS/N
による画像値の変動に依存した定数である）がフレーム
メモリ１の画像値100と加算され、上述の１つのアドレ
スのメモリ領域には画像値100＋100P1が記憶される。以
下同様にＮ＝64まで加算されるから100（１＋P1＋……
＋P63）が画像値としてフレームメモリ１に記憶され
る。そして、（Ｎ−１）/N＝63/64であるから、65回目
は、 100（１＋P1＋…＋P63）×63/64＋100P64 となる。
なお、画像積算枚数が予定のＮ枚に達するまでは、フレ
ームメモリ１で書き換え途中の画像値に基づいて画像表
示装置６による表示が行なわれると、書き換えが済んだ
画像値とこれから書き換えられる画像値との境を境界と
して、表示画像の明るさが変わってしまう。従って、ｎ
枚目とｎ＋１枚目との書き変え途中であっても表示画像
が自然に見えるようにするため、インターフェイス部５
をRAMで構成されたLUT（ルックアップテーブル）を２つ
用意し、一方をｎ枚目、他方をｎ＋１枚目に対応させ、
制御部７からの制御信号によって順次切変えて画像表示
装置６が自然の表示を行なうようになしている。
ームメモリ１で書き換え途中の画像値に基づいて画像表
示装置６による表示が行なわれると、書き換えが済んだ
画像値とこれから書き換えられる画像値との境を境界と
して、表示画像の明るさが変わってしまう。従って、ｎ
枚目とｎ＋１枚目との書き変え途中であっても表示画像
が自然に見えるようにするため、インターフェイス部５
をRAMで構成されたLUT（ルックアップテーブル）を２つ
用意し、一方をｎ枚目、他方をｎ＋１枚目に対応させ、
制御部７からの制御信号によって順次切変えて画像表示
装置６が自然の表示を行なうようになしている。
以上のように本発明によれば、入力する画像枚数に上限
なくリアルタイム積算を実行できるのであるから、画像
のリアルタイム積算表示時間に制限が全く無くなるとい
う効果がある。また、リアルタイム積算表示中に表示画
像が不自然になることも無くなる。もちろん、新たな画
像入力を一時停止させるような必要は全くなく、リアル
タイム性は完全に確保される。
なくリアルタイム積算を実行できるのであるから、画像
のリアルタイム積算表示時間に制限が全く無くなるとい
う効果がある。また、リアルタイム積算表示中に表示画
像が不自然になることも無くなる。もちろん、新たな画
像入力を一時停止させるような必要は全くなく、リアル
タイム性は完全に確保される。
さらに本発明は、S/N比の劣悪な画像をリアルタイム積
算表示、観察する手段として適用すると、大きな効果を
期待できる。
算表示、観察する手段として適用すると、大きな効果を
期待できる。
第１図は本発明による装置の実施例の構成図であり、第
２図は従来技術の構成図である。 〔主要部分の符号の説明〕 1:フレームメモリ、2:デジタル加算器 3:読み出し部、4:書込み部 7:制御部、8:画像信号源 9:デジタル掛算器、10:データセレクタ
２図は従来技術の構成図である。 〔主要部分の符号の説明〕 1:フレームメモリ、2:デジタル加算器 3:読み出し部、4:書込み部 7:制御部、8:画像信号源 9:デジタル掛算器、10:データセレクタ
Claims (1)
- 【請求項１】複数個の画像値から形成されるデジタル画
像のＮ枚分（N:正の整数）を積算記憶可能なフレームメ
モリと、 画像信号源から得られる入力画像値と前記フレームメモ
リから得られるメモリ画像値とを加算する加算手段と、 前記入力画像値のアドレスに対応した前記フレームメモ
リのメモリ領域から前記メモリ画像値を読み出すととも
に、該メモリ画像値が読み出されたメモリ領域を前記加
算手段の加算結果で書き換える制御手段と、 前記フレームメモリから読み出されるメモリ画像値に
（Ｎ−１）/Nを掛算する掛算手段と、 前記フレームメモリによる前記デジタル画像の積算枚数
がＮ枚未満のときは前記フレームメモリから読み出され
るメモリ画像値を前記加算手段に入力し、前記フレーム
メモリによる前記デジタル画像の積算枚数がＮ枚以上の
ときは前記フレームメモリから読み出されるメモリ画像
値を前記掛算手段を介して前記加算手段に入力する選択
手段と、 前記フレームメモリ内の画像をリアルタイムに表示する
画像表示手段と、 前記フレームメモリにＮ枚のデジタル画像が積算記憶さ
れるまで、前記フレームメモリの画像値を前記画像表示
手段に入力するときに、（ｎ−１）枚目の画像値とｎ枚
目（n:N以下の正の整数）の画像値とで画像表示の明る
さを切り換える切換手段と、 を有することを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139583A JPH0786934B2 (ja) | 1987-06-03 | 1987-06-03 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139583A JPH0786934B2 (ja) | 1987-06-03 | 1987-06-03 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63303476A JPS63303476A (ja) | 1988-12-12 |
| JPH0786934B2 true JPH0786934B2 (ja) | 1995-09-20 |
Family
ID=15248643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139583A Expired - Fee Related JPH0786934B2 (ja) | 1987-06-03 | 1987-06-03 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786934B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5896364A (ja) * | 1981-12-01 | 1983-06-08 | Hitachi Medical Corp | 画像処理装置 |
| JPS6252683A (ja) * | 1985-08-30 | 1987-03-07 | Mitsubishi Electric Corp | 監視装置 |
| JPH0814849B2 (ja) * | 1985-11-12 | 1996-02-14 | ソニー株式会社 | 動体検出装置 |
-
1987
- 1987-06-03 JP JP62139583A patent/JPH0786934B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63303476A (ja) | 1988-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6522341B1 (en) | Multi-layer image mixing apparatus | |
| US4709393A (en) | Video processing systems | |
| EP0367418A2 (en) | Display system interpolators | |
| KR970064189A (ko) | 수평주사선용표시 스캔메모리를 사용한 화소연산 생성형 테리비전온스크린 표시장치 | |
| JPS6191777A (ja) | ビデオ画像形成装置 | |
| US5293483A (en) | Combined image and control data image memory device | |
| US4888610A (en) | Display apparatus | |
| JP2825395B2 (ja) | 並列処理装置および方法 | |
| JP3110041B2 (ja) | 画像情報処理装置 | |
| JP3024156B2 (ja) | 可変長データメモリインタフェース回路 | |
| JPS63303476A (ja) | 画像処理装置 | |
| US6774952B1 (en) | Bandwidth management | |
| JPS6480168A (en) | Picture magnifying/reducing method and device therefor | |
| JP2924528B2 (ja) | ラベリング処理方法及びラベリング処理装置 | |
| JPS6361706B2 (ja) | ||
| JP2645387B2 (ja) | 画像処理方法 | |
| JP2697679B2 (ja) | ディザ画像表示装置 | |
| JPH02220183A (ja) | 画像合成装置 | |
| JPS60157672A (ja) | 画像処理回路 | |
| JP2568179B2 (ja) | 補間拡大演算回路 | |
| JPH0320880A (ja) | 変換回路 | |
| JPH0682372B2 (ja) | ディジタル信号プロセッサ | |
| JPS60133496A (ja) | 画像処理装置 | |
| JPS6218595A (ja) | 表示装置 | |
| JP2652973B2 (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |