JPH0814848B2

JPH0814848B2 - 変位パターン除去装置

Info

Publication number: JPH0814848B2
Application number: JP60244574A
Authority: JP
Inventors: 徳一伊藤; 敦菊池
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-10-31
Filing date: 1985-10-31
Publication date: 1996-02-14
Anticipated expiration: 2011-02-14
Also published as: JPS62105275A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えばビデオ画像処理において、動部分を
除去し、固定部分のみを抽出するための変位パターン除
去装置に関する。

〔発明の概要〕

本発明は変位パターン除去装置に関し、累積データと
入力データとを加重して加算し、この加算データを出力
データとすると共に累積データとしてフィードバックす
ることにより、簡単な構成で変位パターンを除去し、さ
らにこの処理を連続で行えるようにするものである。

〔従来の技術〕

例えば画像処理において、物体の動きの検出を行う場
合には、まず動物体を除去したいわゆる背景画像を得る
必要がある。その場合に従来の変位パターン除去装置で
は、時系列の複数のデータを保存しておき、それらのデ
ータの内で出現回数の多いものを固定パターン（背
景）、少ないものを変位パターン（動物体）として処理
を行っている。

しかしながらこの方法では、複数データを保存するた
めの機構が必要であり、特に上述のような画像処理では
そのデータ量が膨大になって構成が極めて大規模になっ
てしまう。また逐時供給されるデータを連続処理する場
合にはデータが供給されるたびに出現回数の測定を繰り
返さなければならず、極めて高速の処理が必要で、実現
が困難であった。

ところで、本願出願人は先に、ビデオ画像処理に適用
できるディジタル信号処理装置（特開昭58-215813号公
報参照）を提案した。

すなわち第２図はその装置の概略を説明するもので、
図において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。

この装置において、入力端子（21）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定のディジタルデータに変換されてVIM系（2
3）に書込まれる。なおIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。

またこのVIM系（23）に、PVP系（25）から処理を行う
ディジタルデータのアドレス、書込制御、読出モード、
データセレクト等の内側からVIM系（23）を制御する信
号が供給され、このアドレスのデータがPIP系（24）と
相互に転送されて処理が行われる。さらにPIP系（24）
で処理されたデータがVIM系（26）に供給され、このVIM
系（26）にPVP系（25）からのアドレス等が供給され
る。これによって処理されたディジタルデータがVIM系
（26）に書込まれる。

さらにこのVIM系（26）にもIOC系（22）からのアドレ
ス等が供給され、これによって読出されたディジタルデ
ータがIOC系（22）に供給され、DA変換等により所定の
アナログのビデオ信号に変換されて出力端子（28）に取
出される。

なおTC系（27）からは、各系（22）〜（26）に対して
それぞれモード、方式等の指定信号やクロック信号等が
供給される。

またIOC系（22）からPVP系（25）へ処理すべきフレー
ムの開始信号が供給されると共に、PVP系（25）からIOC
系（22）へ処理の終了信号が供給される。

このようにして入力端子（21）に供給されたビデオ信
号がディジタル処理されて出力端子（28）に取出される
わけであるが、上述の装置によれば、処理に必要な機能
をそれぞれの系（22）〜（26）に分担し、各系（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各系
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムで処理することも可能になっ
ている。

ところで上述の装置において、処理の内容はPIP系（2
4）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。

すなわち第３図はPIP系（24）の具体的な構成を示
し、このPIP系（24）は実際には多数（例えば60個）の
処理プロセッサ部（30）が並列に設けられて形成される
が、図ではその内の２個（30a）（30b）のみが示されて
いる。この図において、VIM系（23）または（26）から
のディジタルデータは各プロセッサ部（30a）（30b）・
・・ごとに設けられた入力レジスタ（FRA）（31a）（31
b）・・・に供給されると共に、これらのレジスタはPVP
系（25）によってVIM系（23）（26）の読出アドレスに
合わせて制御され、各プロセッサ部ごとに必要な所定量
のデータが記憶される。

これらのレジスタ（31a）（31b）・・・に書込まれた
データがそれぞれ演算部（32a）（33a），（32b）（33
b）・・・に供給される。そしてこれらの演算部にはそ
れぞれ加減算器、乗算器及び係数メモリ、データメモリ
共が設けられ、制御部（34a）（34b）・・・からの制御
信号に従って線形及び非線形のデータ変換演算を行う。
さらにこの演算結果は演算部（33a）（33b）・・・に得
られ、この演算部（33a）（33b）・・・がPVP系（25）
によってVIM系（23）（26）の書込アドレスに合わせて
制御され、演算結果がVIM系（23）（26）の所望部に書
込まれる。

そしてこの場合に、制御部（34a）（34b）・・・から
の制御信号はマイクロプログラムメモリ（MPM）（35a）
（35b）・・・に書込まれたマイクロプログラムに従っ
て形成される。そこでこのMPM（35a）（35b）・・・を
いわゆるPAM構成とし、このMPM（35a）（35b）・・・に
変更部（36a）（36b）・・・を通じて外部からのマイク
ロプログラムを書込むことにより、マイクロプログラム
を書替て処理の内容を変更することができる。

本願発明者はこの点に着目したものである。

〔発明が解決しようとする問題点〕

上述した従来の技術では、データの保存のために大規
模な構成を必要とし、また連続処理を行うこともできな
いなどの問題点があった。

〔問題点を解決するための手段〕

本発明は、係数Ａ及び係数Ｂを出力する係数記憶手段
（２）と、入力画像データ（FRA（31））に上記係数Ａ
を乗算して出力する第１の乗算手段（1A）と、上記第１
の乗算手段の出力信号と第２の乗算手段（1B）の出力信
号とを加算する加算手段（４）と、上記加算手段の出力
信号を記憶する記憶手段（３）とを備え、上記第２の乗
算手段は、上記記憶手段の出力信号と上記係数Ｂを乗算
してその出力信号を上記加算手段に供給するようになさ
れ、上記係数記憶手段に記憶されている上記係数Ａの値
ａと上記係数Ｂの値ｂの関係が、ａ＋ｂ＝１となるよう
に選定されていることを特徴とする変位パターン除去装
置である。

〔作用〕

これによれば、供給されるデータを累積して変位パタ
ーンを除去するようにしているので、保存データは累積
データのみでよく、構成が簡単になると共に連続処理も
容易に行うことができる。

〔実施例〕

第１図は、本願の装置を実現するためのPIP系（24）
における処理プロセッサ部（30）の機能ブロックを示
す。

図において、FPA（31）からの入力データXnが乗算器
（1A）に供給され、係数メモリ（２）からの加重係数Ａ
が乗算されると共に、データメモリ（３）からの累積デ
ータYn_-1が乗算器（1B）に供給され、同じく係数メモリ
（２）からの加重係数Ｂが乗算される。さらにこれらの
乗算器（1A）（1B）からの信号が加算器（４）に供給さ
れ、加算されたデータがデータメモリ（３）に書込まれ
る。なお上述の加重係数A,Bは、Ａ＋Ｂ＝１とされる。

従ってこの装置において、データメモリ（３）に新に
書込まれる加算データYnは、 Yn＝AXn＋BYn_-1 となり、このデータYnがさらに累積データとして乗算器
（1B）にフィールドバックされ、さらにこれが繰り返さ
れる。これによって入力データXn中の固定パターンのみ
が残され、変位パターンが除去される。そしてこのデー
タYnが出力データとしてVIM系（23）（26）へ供給され
る。

すなわち上述の装置において、入力データXnと累積デ
ータYn_-1との間で不変（固定パターン）の部分は、Ａ＋
Ｂ＝１であることからそのままの値で次の累積データYn
とされる。これに対して変化（固定パターン変位パタ
ーン）した部分は、加重係数A,Bの割合で減衰されて次
の累積データYnとされ、さらにこの変位パターンは累積
された時間に対するそのパターンの占める時間割合に従
って減衰されて、この変位パターンが除去される。

こうして変位パターンの除去が行われるわけである
が、上述の装置によれば保存されるデータは累積データ
のみでよいので、構成は極めて簡単になる。なお上述の
処理プロセッサ部を60個設けた例では、処理を３原色独
立に行ったとして１つのプロセッサ部のデータ量は画像
の20分の１であり、極めて小規模のメモリで足りる。

さらに順次データを累積して処理を行っているので、
データを連続処理する場合にも好適である。

なお加重係数A,Bの値は、Ａを大きくすれば収束は早
くなるが変位パターンの残留が多くなり、Ｂを大きくす
ると変位パターンの残留は少ないが収束が遅くなる。そ
こで上述の装置において、例えば累積の回数を測定し、
それに応じて加重係数を、最初はＡを大きくし、累積が
進むに従って徐々にＢを大きくするように制御してもよ
い。

〔発明の効果〕

本発明によれば、供給されるデータを累積して変位パ
ターンを除去するようにしているので、保存データは累
積データのみでよく、構成が簡単になると共に連続処理
をも容易に行うことができるようなった。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図、第３図は従来
の技術の説明のための図である。（1A）（1B）は乗算器、（２）は係数メモリ、（３）は
データメモリ、（４）は加算器である。

Claims

【特許請求の範囲】

【請求項１】係数Ａ及び係数Ｂを出力する係数記憶手段
と、入力画像データに上記係数Ａを乗算して出力する第１の
乗算手段と、上記第１の乗算手段の出力信号と第２の乗算手段の出力
信号とを加算する加算手段と、上記加算手段の出力信号を記憶する記憶手段とを備え、上記第２の乗算手段は、上記記憶手段の出力信号と上記
係数Ｂを乗算してその出力信号を上記加算手段に供給す
るようになされ、上記係数記憶手段に記憶されている上記係数Ａの値ａと
上記係数Ｂの値ｂの関係が、ａ＋ｂ＝１となるように選
定されていることを特徴とする変位パターン除去装置。