JPS62150770A - たて形ｍｏｓｆｅｔ - Google Patents
たて形ｍｏｓｆｅｔInfo
- Publication number
- JPS62150770A JPS62150770A JP60295146A JP29514685A JPS62150770A JP S62150770 A JPS62150770 A JP S62150770A JP 60295146 A JP60295146 A JP 60295146A JP 29514685 A JP29514685 A JP 29514685A JP S62150770 A JPS62150770 A JP S62150770A
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- JP
- Japan
- Prior art keywords
- layer
- resistance
- base layer
- arsenic
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ドレイン側にソースと逆導電形の領域を付加
してバイポーラ動作を利用するたて形ＭＯＳＦＥＴに関
する。
してバイポーラ動作を利用するたて形ＭＯＳＦＥＴに関
する。
バイポーラ動作を利用するだて形ｎチャネルＭＯＳＦＥ
Ｔは、第４図に示すような構造を持っている。１はソー
ス成極、２はゲニト電極、６はドレイン電極、４はｎ−
ベース層、５はｐ＋層、６はｐベース層、７はダドレイ
ン層、８はｎ＋ソース層、９はゲートポリシリコン層、
１０は絶縁酸化膜である。ソース電極１に対し、ゲート
電極２に一定の閾値電圧以上の電圧を印加すると、ゲー
トポリシリコン層９の下のｐベース層６の表面が反転し
、電子のチャネルを形成する。このため、ソースとドレ
インは導通状態となる。このチャネルを通ってｎ−ベー
ス層４に入ってきた電子はｐ＋ドレイン層７に達すると
ホールの注入を惹き起こす。このためｎ−ベース層４は
伝導度変調を受け、伝導度が著しく大きくなり、大電流
を流すことが可能となる。この電流は通常のたて形パワ
ーＭＯ８ＦｌｉｉＴの１０〜２０倍にもなり、大きな利
点となっている。
Ｔは、第４図に示すような構造を持っている。１はソー
ス成極、２はゲニト電極、６はドレイン電極、４はｎ−
ベース層、５はｐ＋層、６はｐベース層、７はダドレイ
ン層、８はｎ＋ソース層、９はゲートポリシリコン層、
１０は絶縁酸化膜である。ソース電極１に対し、ゲート
電極２に一定の閾値電圧以上の電圧を印加すると、ゲー
トポリシリコン層９の下のｐベース層６の表面が反転し
、電子のチャネルを形成する。このため、ソースとドレ
インは導通状態となる。このチャネルを通ってｎ−ベー
ス層４に入ってきた電子はｐ＋ドレイン層７に達すると
ホールの注入を惹き起こす。このためｎ−ベース層４は
伝導度変調を受け、伝導度が著しく大きくなり、大電流
を流すことが可能となる。この電流は通常のたて形パワ
ーＭＯ８ＦｌｉｉＴの１０〜２０倍にもなり、大きな利
点となっている。
第２図は第１図に示す素子の等価回路であり、１１ｎｐ
）う／ラスタ１２は＄１図のｐベース層６、ｎλ−ス層
４、ｐ＋ドレイン層７により形成され、ｎｐｎ）ランジ
スタ１３は第１図のｎ＋ソース層８、ｐベース層６、ｎ
−ベース層４により形成される。ペースショート抵抗１
１ばｐベース層６とｐ＋層５とを直列にソースにつない
だときの抵抗である。上述の素子動作を第２図について
説明すると、ゲート電極２に閾値電圧以上の電圧を印加
してＭＯＳＦＥＴ１４がオン状椹となると、ｐｎｐトラ
ンジスタ１２０ベースにソースから電子が流れ込んでオ
ン状態となるものである。
）う／ラスタ１２は＄１図のｐベース層６、ｎλ−ス層
４、ｐ＋ドレイン層７により形成され、ｎｐｎ）ランジ
スタ１３は第１図のｎ＋ソース層８、ｐベース層６、ｎ
−ベース層４により形成される。ペースショート抵抗１
１ばｐベース層６とｐ＋層５とを直列にソースにつない
だときの抵抗である。上述の素子動作を第２図について
説明すると、ゲート電極２に閾値電圧以上の電圧を印加
してＭＯＳＦＥＴ１４がオン状椹となると、ｐｎｐトラ
ンジスタ１２０ベースにソースから電子が流れ込んでオ
ン状態となるものである。
しかしながら、このような利点を有するたて形ＭＯＳＦ
ＥＴの最大の欠点としてラッチアンプ現象がある。この
現象は、第２図から明らかなように、ｎｐｎ）ランジス
タ１３とｐｎｐ）ランジスタ１２とにより形成された寄
生サイリスタに由来する。すなわち、電流が少ない領域
ではベースンヨート抵抗１１による電圧降下は小さいの
で、ｎｐｎ）ランジスタ１３はほとんど電流を流せず、
ｐｎｐ）ランジスタ１２のみが電流を流している。
ＥＴの最大の欠点としてラッチアンプ現象がある。この
現象は、第２図から明らかなように、ｎｐｎ）ランジス
タ１３とｐｎｐ）ランジスタ１２とにより形成された寄
生サイリスタに由来する。すなわち、電流が少ない領域
ではベースンヨート抵抗１１による電圧降下は小さいの
で、ｎｐｎ）ランジスタ１３はほとんど電流を流せず、
ｐｎｐ）ランジスタ１２のみが電流を流している。
ＭＯＳＦＥＴ１４のゲート電圧を大きくして、ｐｎｐ）
ランジスタ１２に電流を゛多く流し始めると、ペースシ
ョート抵抗１１による電圧降下が大きくなり、ついに寄
生サイリスタがオン状Ｂとなる。
ランジスタ１２に電流を゛多く流し始めると、ペースシ
ョート抵抗１１による電圧降下が大きくなり、ついに寄
生サイリスタがオン状Ｂとなる。
この状態ではＭＯＳＦＥＴ１４のゲート電圧を切ってオ
フ状態としても、サイリスタ部分で自発的に電流をラッ
チしているため、電流を切ることができない。この状態
をラッチアンプ現象と呼んでおり、Ｏの現象によりたて
形ＭＯ８ＦＢＴの最大電流値が制限される。この現象は
特にゲート成田を切った直後に生じやすい。すなわち第
２図（（おいて、ＭＯ８ＦｇＴ１４をオフ状態にすると
、ｐｎｐ）ランジスタ１２のペースへ流入していたＭＯ
８ＦＫＴ１４からの電子は止められるので、ｎｐｎトラ
ンジスタ１３から電子を与えることになり、このため寄
生サイリスタが動作しやすぐなるからである。
フ状態としても、サイリスタ部分で自発的に電流をラッ
チしているため、電流を切ることができない。この状態
をラッチアンプ現象と呼んでおり、Ｏの現象によりたて
形ＭＯ８ＦＢＴの最大電流値が制限される。この現象は
特にゲート成田を切った直後に生じやすい。すなわち第
２図（（おいて、ＭＯ８ＦｇＴ１４をオフ状態にすると
、ｐｎｐ）ランジスタ１２のペースへ流入していたＭＯ
８ＦＫＴ１４からの電子は止められるので、ｎｐｎトラ
ンジスタ１３から電子を与えることになり、このため寄
生サイリスタが動作しやすぐなるからである。
このように、たて形ＭＯＳＦＥＴのスイッチオフ時にラ
ッチアップが生じやすいことから、ノイズ等に弱いなど
、スイッチング素子としての大きな欠点となっている。
ッチアップが生じやすいことから、ノイズ等に弱いなど
、スイッチング素子としての大きな欠点となっている。
本発明は、寄生サイリスタによるラッチアンプ現象を抑
えて最大動作電流を増加させ、また素子のスイッチオン
動作を確実に行うことができるだて形ＭＯ８ＦＫＴを提
供することを目的とする。
えて最大動作電流を増加させ、また素子のスイッチオン
動作を確実に行うことができるだて形ＭＯ８ＦＫＴを提
供することを目的とする。
本発明は、ソース領域を高不純物濃度層とそれより低い
不純物ａ度層との２つの抵抗層で構成し、これら２つの
抵抗層をソースに直列に形成することにより、寄生サイ
リスタのランチアップ現象分生じにぐぐしたものである
。
不純物ａ度層との２つの抵抗層で構成し、これら２つの
抵抗層をソースに直列に形成することにより、寄生サイ
リスタのランチアップ現象分生じにぐぐしたものである
。
次に本発明の実施例を図面について説明する。
第１図は本発明の実施例の断面図、第２図はその等何回
Ｊ賂で、第４図、第５図と同等部分には同符号が付しで
ある。第４図と異なる点は、第４図のｎ＋ソース層８に
相当する部分を２つのｎ形抵抗層ｉ５．＋６で構成した
点にある。１５は第４図のｎ＋ソース層８と同程度の低
抵抗層で金属との接触と形成するものである。ｎ形抵抗
店１６は抵抗層１５より大きい抵抗値を有し、第２図の
等価回路では抵抗１７に相当する。次にこの付加された
抵抗により、ランチアンプがなくなり、またスイッチオ
ン時の動的なラッチアップが起きにぐぐなることを説明
する。
Ｊ賂で、第４図、第５図と同等部分には同符号が付しで
ある。第４図と異なる点は、第４図のｎ＋ソース層８に
相当する部分を２つのｎ形抵抗層ｉ５．＋６で構成した
点にある。１５は第４図のｎ＋ソース層８と同程度の低
抵抗層で金属との接触と形成するものである。ｎ形抵抗
店１６は抵抗層１５より大きい抵抗値を有し、第２図の
等価回路では抵抗１７に相当する。次にこの付加された
抵抗により、ランチアンプがなくなり、またスイッチオ
ン時の動的なラッチアップが起きにぐぐなることを説明
する。
ホールの流れるｐベースｐ＋層の抵抗１１の抵抗値をＲ
ｐ、電子の流れる第１図の層１５．１６よりなるｎ＋層
の抵抗１７の抵抗値をＲＮ、ホール電流を工ｈ％電子成
流を工θ、全電流を工とする。寄生サイリスタが動作す
るのは、ｎｐｎ トランジスタ１３が動作するときとほ
ぼ同じであるから、トランジスタ１３のベース電圧がビ
ルトイン電圧ＶＢ（＝：α６〜０．７Ｖ）に達する付近
である。
ｐ、電子の流れる第１図の層１５．１６よりなるｎ＋層
の抵抗１７の抵抗値をＲＮ、ホール電流を工ｈ％電子成
流を工θ、全電流を工とする。寄生サイリスタが動作す
るのは、ｎｐｎ トランジスタ１３が動作するときとほ
ぼ同じであるから、トランジスタ１３のベース電圧がビ
ルトイン電圧ＶＢ（＝：α６〜０．７Ｖ）に達する付近
である。
しだがってラッチアップしない条件は
ＲｐＩｈ＜ 工ｅＲＮ ＋ ＶＢ
！１１となる。また１１１ｎｐ）ランジスタ１２のコモ
ンベース電流利得をαとすると、 となる。（２）式を（１）式に代入するととなる。従っ
て ＲＮ ＞ （−） Ｒｐ （４
）１−α ト満足するように、抵抗ＲＮを決定すれば、いかなる電
流工によっても（１）式は満足する。すなわち決してラ
ッチアップしない。またスイッチオフのとき、ｎｐｎト
ランジスタ１３に電子電流を流そうとすると、ｎｐｎ）
ランジスタ１３の工ばツタ１８の電圧が上昇しランチア
ップを抑えるように働く。
！１１となる。また１１１ｎｐ）ランジスタ１２のコモ
ンベース電流利得をαとすると、 となる。（２）式を（１）式に代入するととなる。従っ
て ＲＮ ＞ （−） Ｒｐ （４
）１−α ト満足するように、抵抗ＲＮを決定すれば、いかなる電
流工によっても（１）式は満足する。すなわち決してラ
ッチアップしない。またスイッチオフのとき、ｎｐｎト
ランジスタ１３に電子電流を流そうとすると、ｎｐｎ）
ランジスタ１３の工ばツタ１８の電圧が上昇しランチア
ップを抑えるように働く。
な訃、層１６による抵抗が直列に付加されているため、
オン電ＩＥｔ上昇させるという問題が生じるが、抵抗Ｒ
Ｎのない、すなわち抵抗ＲＮが００素子での、ラッチア
ップ時ではｎｐｎトランジスタ１ろのベース１９の電圧
がビルトイン電圧０．６〜０．７ｖ程度であるから、抵
抗ＲＮによる電圧降下もこれと同程度であり、オン電圧
への致命的な欠点とはなシ得ない。
オン電ＩＥｔ上昇させるという問題が生じるが、抵抗Ｒ
Ｎのない、すなわち抵抗ＲＮが００素子での、ラッチア
ップ時ではｎｐｎトランジスタ１ろのベース１９の電圧
がビルトイン電圧０．６〜０．７ｖ程度であるから、抵
抗ＲＮによる電圧降下もこれと同程度であり、オン電圧
への致命的な欠点とはなシ得ない。
次に本発明のｆＩ造を１与るためのウェハープロセスの
一例を第６図について説明する。
一例を第６図について説明する。
従来と同様の方法でｎ−ベース層４中に一層５、ｐベー
ス層６、ｎ−ベース層４上にゲート用ポリシリコン層９
を形成した後、第３図ａに示すようにゲート用ポリシリ
コン層９によりセルファラインで抵抗層１６用のヒ素打
込みを行う。これはもちろんヒ素以外にリンなどでもよ
い。次に第３図すに示すように表面全面に絶縁用１：）
ＣＶＤ膜１０を設ける。その後第３図Ｃに示すようにフ
ォト工程により金属接触させる部分２０のＣＶＤ膜のエ
ツチングを行い、その部分に高濃度の接触用のヒ素打込
みを行い抵抗層１５を形成する。これもヒ素以外にリン
でもよい。次いでアニールを行い金属蒸着を行い電極を
形成する。抵抗層１６の抵抗値は第６図ａに示す不純物
の打込み量により精度よく制御できるから、素子特性に
応じて自由に抵抗値を選定することによって素子の最適
設計が可能となる。
ス層６、ｎ−ベース層４上にゲート用ポリシリコン層９
を形成した後、第３図ａに示すようにゲート用ポリシリ
コン層９によりセルファラインで抵抗層１６用のヒ素打
込みを行う。これはもちろんヒ素以外にリンなどでもよ
い。次に第３図すに示すように表面全面に絶縁用１：）
ＣＶＤ膜１０を設ける。その後第３図Ｃに示すようにフ
ォト工程により金属接触させる部分２０のＣＶＤ膜のエ
ツチングを行い、その部分に高濃度の接触用のヒ素打込
みを行い抵抗層１５を形成する。これもヒ素以外にリン
でもよい。次いでアニールを行い金属蒸着を行い電極を
形成する。抵抗層１６の抵抗値は第６図ａに示す不純物
の打込み量により精度よく制御できるから、素子特性に
応じて自由に抵抗値を選定することによって素子の最適
設計が可能となる。
本発明に必要なウニ・・−プロセスは、従来のものにイ
オン注入工種を一度追加するだけでよいから、プロセス
上も特に複雑とならず容易に実施することができる。
オン注入工種を一度追加するだけでよいから、プロセス
上も特に複雑とならず容易に実施することができる。
ｒ発明の効果〕
本発明によれば、バイポーラ動作を利用しただて形ＭＯ
８ＦＫＴのンース領滅に直列に抵抗を付加形成するだけ
の極めて簡筋な手段で、寄生サイリスタのランチアンプ
現象を生じないようにすることができる。
８ＦＫＴのンース領滅に直列に抵抗を付加形成するだけ
の極めて簡筋な手段で、寄生サイリスタのランチアンプ
現象を生じないようにすることができる。
、、ｇ１図は本発明の実施例の断面図、第２図は第１図
のもの■等価回路図、第６図ａ’、 ｂ、 ｃは本
発明のＭＯＳＦＥＴＯ製潰工程を示す断面図、第４図は
従来のものの断面図、第５図は第４図のものの等価回路
図である。 １ ソース電極、２・・・ゲートｆＪＴ極、３・・ドレ
イン電極、４・・・ｎ−べ−ｘ層、５・・ｐ＋層、６・
・・ｐベース層、７・・・ｐ＋ドレイン層、９・・・ゲ
ートポリシリコン層、１０・・・絶縁酸化膜、１５・・
・ｎ抵抗層、１６・・・ｎ抵抗層。 （６１１８）代理人升江士冨村 ＊ ′第１図 第３図
のもの■等価回路図、第６図ａ’、 ｂ、 ｃは本
発明のＭＯＳＦＥＴＯ製潰工程を示す断面図、第４図は
従来のものの断面図、第５図は第４図のものの等価回路
図である。 １ ソース電極、２・・・ゲートｆＪＴ極、３・・ドレ
イン電極、４・・・ｎ−べ−ｘ層、５・・ｐ＋層、６・
・・ｐベース層、７・・・ｐ＋ドレイン層、９・・・ゲ
ートポリシリコン層、１０・・・絶縁酸化膜、１５・・
・ｎ抵抗層、１６・・・ｎ抵抗層。 （６１１８）代理人升江士冨村 ＊ ′第１図 第３図
Claims (1)
- １）ドレイン側にソース領域と逆導電形の領域を付加し
、ソース領域を金属接触のための高不純物濃度層とそれ
より低い不純物濃度層との２つの抵抗層で構成し、これ
ら２つの抵抗層をソースに直列に形成したことを特徴と
するたて形ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295146A JP2700025B2 (ja) | 1985-12-24 | 1985-12-24 | バイポーラたて形ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60295146A JP2700025B2 (ja) | 1985-12-24 | 1985-12-24 | バイポーラたて形ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150770A true JPS62150770A (ja) | 1987-07-04 |
| JP2700025B2 JP2700025B2 (ja) | 1998-01-19 |
Family
ID=17816864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60295146A Expired - Lifetime JP2700025B2 (ja) | 1985-12-24 | 1985-12-24 | バイポーラたて形ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2700025B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0658940A1 (de) * | 1993-11-23 | 1995-06-21 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| US5801078A (en) * | 1995-12-18 | 1998-09-01 | Sgs-Thomson Microelectronics S.A. | Method for manufacturing diffused channel insulated gate effect transistor |
| EP1058316A1 (en) * | 1999-06-04 | 2000-12-06 | STMicroelectronics S.r.l. | Power MOS transistor |
| EP1104027A3 (en) * | 1999-11-29 | 2004-02-18 | Intersil Corporation | Power semiconductor device having a ballast resistor region |
| EP1450411A1 (en) * | 2003-02-21 | 2004-08-25 | STMicroelectronics S.r.l. | MOS power device with high integration density and manufacturing process thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169370A (en) * | 1980-04-30 | 1981-12-26 | Siemens Ag | Mis semiconductor device and method of producing same |
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
-
1985
- 1985-12-24 JP JP60295146A patent/JP2700025B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169370A (en) * | 1980-04-30 | 1981-12-26 | Siemens Ag | Mis semiconductor device and method of producing same |
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0658940A1 (de) * | 1993-11-23 | 1995-06-21 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| US5801078A (en) * | 1995-12-18 | 1998-09-01 | Sgs-Thomson Microelectronics S.A. | Method for manufacturing diffused channel insulated gate effect transistor |
| EP1058316A1 (en) * | 1999-06-04 | 2000-12-06 | STMicroelectronics S.r.l. | Power MOS transistor |
| EP1104027A3 (en) * | 1999-11-29 | 2004-02-18 | Intersil Corporation | Power semiconductor device having a ballast resistor region |
| EP1450411A1 (en) * | 2003-02-21 | 2004-08-25 | STMicroelectronics S.r.l. | MOS power device with high integration density and manufacturing process thereof |
| US7091558B2 (en) | 2003-02-21 | 2006-08-15 | Stmicroelectronics S.R.L. | MOS power device with high integration density and manufacturing process thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2700025B2 (ja) | 1998-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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