JPH0344969A - Ｍｏｓ制御バイポーラ・パワー半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパワー・エレクトロニクスに関する。

特に本発明は、 ａ）陽極と陰極とを有する半導体基板と、ｂ）　半導体
基板の陽極側のエミッタ層と、該エミッタ層とは反対の
極性でドープされた中央のベース層と、半導体基板の表
面からベース層内に突起し、かつ工くツタ層と同じ極性
でドープされた陰極側の複数個のコレクタ領域と、Ｃ）
　各々の場合において工くツタ層とは反対の極性でドー
プされたソース領域と、コレクタ領域と同じ極性でドー
プされたチャネル領域と、ベース層と、チャネル領域の
上部に配置された絶縁ゲート電極とから成るコレクタ領
域の周りの縦型モス・トランジスタとから構成されたＭ
ＯＳ制御バイポーラ・パワー半導体素子に関する。

（従来技術〉 このような部品は例えばＴ、　Ｐ、　Ｃｈｏｗ他著の論
文（ＩＥＥＥ電子部門紀要、、ＥＤＬ−６，４１３４１
５（１９８５）からＩ　Ｇ　Ｂ　Ｔ　（Ｉｎｓｕｌａｔ
ｅｄＧａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ
−絶縁ゲート・バイポーラ・トランジスタ）又はＩ　Ｇ
Ｔ　（ＩｎｓｕｌａｔｅｄＧａｔｅ　Ｔｒａｎｓｉｓｔ
ｏｒ−絶縁ゲート・トランジスタ）の形式のものが公知
である。

従来の技術に対応して、伝統的なパワー半導体部品のト
ランジスタ及びサイリスタと、モス・ゲートを介して制
御可能なこれらの部品を製造する概念は現在すでに存在
する。これらの概念はＭＯＳパワー・トランジスタ用の
成功したＤＭＯＳ技術から誘導されたものである。

最初のＩ　Ｇ　Ｂ　Ｔ　（Ｉｎｓｕｌａｔｅｄ　Ｇａｔ
ｅ旦１ｐｏｌａｒＴｒａｎｓｉｓｔｏｒ　）が最近にな
って市販されている。

これらの素子において集積ＭＯ５ＦＥＴ　（モス電界効
果トランジスタ）が縦型バイポーラ・トランジスタ用の
必要なベース電流を供給する。

モス被制御サイリスク（ＭＣＴ）は未だ市販されていな
いが、幾つかのメーカーにより鋭意開発中である。双方
の素子の製造は通常は信頼できるパワーＭＯＳ　Ｆ　Ｅ
Ｔの製造工程に準拠している。

Ｉ　ＧＢＴはＭＯＳゲート故に極めて簡単に制御でき、
電流飽和の特性を有しているので、既に多くのユーザー
から大きな注目を集めている。ＩＧＢＴに特に強固な電
気的頑丈さを付与し、ひいては極めて簡単な保護技術を
利用できるのは特に電流飽和の効果である。

多くのユーザーの見通しでは、Ｉ　ＧＢＴは前述の理由
から、例えば勿論スイッチ・オンの状態でダイオードの
被飽和特性を備えているＭＣＴよりも多く魅力をそなえ
ている。しかしこの分野の現在の状態ではＩ　ＧＢＭに
もぐ基本的には２つの）批判点がなる。

（ａ）現在公知のＩＧＢＴの構造では抑止電圧を搬送す
る流動領域の電荷搬送波変調は限られた範囲までしか可
能ではない。従って、受入れ可能なオン抵抗を同時に獲
得しつつ、ＩＫＶよりも大幅に高い最大抑止電圧を実現
することが困難である。

（ｂ）公知のＩ　ＧＥＴは特に高度な陽極電流密度をも
ってラッチ・アップすることがある寄生的ｐ−ｎ−ｐ−
ｎ構造を有している。この状態が生ずると、素子は最早
ＭＯＳゲートを介して制御することはできず、過電流又
は超過温度によって破壊されることがある。この望まし
くない作用は種々の手段によって防止可能であるが、そ
れを完全に回避することは現在まで可能になっていない
。

（発明が解決すべき課題） 従って本発明の目的はＩ　ＧＢＴと同様の構造を有して
おりＩ　ＧＥＴの利点を備えているが、上記（ｂ）に記
載の欠点を有さす、（ａ）に関しても明白に改良された
新規のパワー半導体素子を提供することである。

（課題を解決するための手段） 冒頭に述べた形式の素子において、前記の目的は、 ｄ）　高度に、かつベース層と同じ極性でドープされた
再結合層かベース層内のコレクタ領域とエミッタ領域と
の間に配置され、該再結合層がベース層を上部ベース層
と下部ベース層とに区分し、かつ 再結合層が複数個の開口部を設け、これによｅ） って上部ベース層が下部ベース層へと接続される構成に
よって遠戚される。

本発明の核心は公知のＩ　ＧＢＴ構造をベースにしてベ
ース層内の陰極の近傍に高度にドープされた補足的な再
結合層を備えることによってＭＯＳＦＥＴとＰＩＮダイ
オードの直列回路を製造することである。

（実施例） 本発明の好適な実施例は上部及び下部ベース層が同じド
ーピング濃度を有しているという事実を特徴としている
。

本発明のほかの実施例は実施態様クレームに開示されて
いる。

本発明の更に完全な理解と付随する多くの利点は添付図
面を参照しつつ以下の詳細な説明によって明らかにされ
よう。

さて図面を参照すると、同一の参照番号は各図面を通し
て同−又は対応する素子を示しており、第１図は従来の
技術に基づ＜　ＩＧＢＴを示している。半導体基板１２
（例えばＳｉ）内にはＰ＋　ドープされたエミッタ層８
とｎ−ドープされたへ一ス層７とが陽極Ａと陰極にとの
間に配置され、複数子細のＰ゛　ドープされたコレクタ
領域６が陰極側に配置されている。

エミッタ層８には陽極金属層（例えばＡｌ）が接触し、
コレクタ領域６には対応して陰極金属層１が接触してい
る。コレクタ領域６はｎ゛　ドープされたソース領域５
と、Ｐドープされたチャネル領域１３と、ベース層７と
絶縁ゲート電極３　（例えばポリ・シリコン）とから成
る縦型モス・トランジスタによって完全に囲まれている
。

ゲート電極３はチャネル領域３の上方に配置され、ゲー
ト絶縁体２　（例えばＳｉＯ□）によって半導体基板１
２と陰極金属層ｌから分離されている。

適宜のバイアス電圧を印加すると、ゲート電極はチャネ
ル領域１３に転倒チャネル４を生成する。

第２図に示した本発明の新規の改良型素子の実施例では
ｎ−ドープされたベース層の内側に更に高度にｎ−ドー
プされた層、すなわち再結合層１０がある。このように
当初は均一なベース層７がｎｌ　ドープされた上部ベー
スＮ７　ａとｎ２−　ドープされた下部ベース層７ｂと
に区分される。

下部ベース層７ｂとエミッタＮ８の再結合層１０を有す
る新規の素子の陽極側の部分はパワーエレクトロニクス
から公知のＰＩＮダイオードの構造を有している。

新規の素子の陰極側はほぼパワＭＯＳＦＥＴにおいてだ
け利用されているような垂直ＤＭＯＳ構造を備えている
。このＭＯＳ　Ｆ　ＥＴのドレイン領域は新たに加えら
れた高度にｎ−ドープされた再結合層１０を形式してい
る。

従って全体的にはこの回路は、第２図に示した等価回路
により明らかであるように、ＭＯＳＦＥＴＴ及びＰＩＮ
ダイオードＤの直列回路である。この構成ではゲートＧ
はゲート電極３によって形式されている。この直列回路
は第１図に記載の従来のＩＧＢＴ用の等価回路としても
頻繁に利用されているものの、この素子の物理的特性の
要求基準を充分に満たすものではない。

再結合層１０の機能は次のとおりである。前述のとおり
、再結合Ｎ１０は同時にＰＩＮダイオードＤ用の電子の
エミッタ及びＭＯＳ　Ｆ　ＥＴ用のドレインである。こ
の層が正札に対して透明ではないエミッタとして構成さ
れているならば、エミッタ層８によって注入される全て
の層はそこで再結合する。

このように、従来のＩ　ＧＥＴとは対照的に、正孔はＭ
ＯＳＦＥＴのソース及びチャネル領域５及び１３のそれ
ぞれから分離されている。しかし、まさにこのことがＩ
　ＧＢＴのランチ・アップの原因を取り除いているので
ある。正札は新規の素子では再結合層１０内で既に再結
合しているためコレクタ領域６によって最早集電されな
いので、ソース領域５の下のＰ−ドープの度合いが低い
チャネル領域１３に対して電圧降下が生じることはない
。

しかし一般に受は入れられる知識によれば、コレクタ領
域６とベース層７この間の順方向の過渡領域を分極し、
ひいては寄生的ｐ−ｎ−ｐ−ｎ構造のランチ・アンプを
開始するのはまさにこのような電位差である。

寄生的ランチ・アップは新規の素子では前述の理由から
抑止されるので、高電流の搬送容量（短いチャネルで、
小さい基本セルで高度なバッキング密度をもって）を妥
協することなくＭＯＳ部分を設計可能である。これにた
いして従来のＩＧＢＴでは、このような措置を講すると
ラッチ・アップ電流強度が大幅に減少するであろう。（
冒頭に述べたＴ、　Ｐ、　Ｃｈｏｉ＋他の論文をも参照
されたい。）新規の素子では、上部ベースＷｉ　７　ａ
は数μｍの厚さであることが好ましい。この場合１、抑
止電圧が低いパワＭＯＳ　Ｆ　ＥＴの場合には通例であ
るようにＭＯＳ部分の抵抗は極めて低く抑えることがで
き、ＰＩＮダイオードＤの抵抗と比較して殆ど無視する
ことができる。

更に、上部ベース層７ａのドーピングは高い降伏電圧を
達成するため下部ヘース層７ｂ（ＰＩＮダイオードＤの
流動領域）のドーピングと同一であることが必要である
。

再結合層を組み込むことによって更にＩ　ＧＢＴと比較
して向上した電流密度の均一性が得られる。

従って新規の素子では同じＳｉ基板を使用して従来のＩ
　ＧＢＴよりも低い順方向抵抗を遺戒可能である。

順方向抑止能力はＩ　ＧＢＴ型の素子には不可欠である
。しかし第２図に基づく構造では、上部ベース層７ａだ
けが抑止電圧を受は入れて適応することができる。補足
的に組み入れた再結合層１０は空間電荷ゾーンが下部ベ
ース層７ｂに拡がることを抑止する。しかし、上部ベー
ス層７ａの厚さは僅か（数μｍ）であるので、この素子
は更にこの層のドーピングと厚さに対応して抑止電圧も
低い。

従って第３図に示すように、上部及び下部ベースＪｉＪ
　？　ａ及び７ｂのそれぞれが互いに接続するために再
結合層１０に開口部１１を設けることが必要である。そ
れによって抑止電圧の立ち上がりの際、電界は際結合層
１０を透過することができ、下部ベース層７ｂの広い空
間に拡がることができる。それによって新規の素子の抑
止電圧は最早限定されない。

更に、従来から公知であるｎｏ　ドープされたｎストッ
プＮ１４　（第３図にダッシュ線で示す）も下部ベース
層７ｂとエミッタ層８との間に設けることができる。

開口部１１を備えた再結合層１０の構成に際しては幾つ
かの側面を考慮しなければならない。すなわち、再結合
層１０の個々の領域の横の寸法は大幅な電位差がこれら
の距離に渡って形成されないように大き過ぎてはならな
い。その他の側面間して、Ｉ　ＧＢＴ内の寄生的ランチ
・アンプ過程を再度検討する。陽極Ａ（エミッタ層８）
から来る正孔の幾つかはコレクタ領域６内へと直接１せ
ず、電子の経路をほぼ追従する。（電荷搬送波変調のた
め、この経路の電気抵抗は特に低い）これらの正孔はチ
ャネル領域１３を経てコレクタ領域６へと透過し、かつ
転倒層を実現するために低いドーピングが必要なのでチ
ャネル領域１３で電圧降下を引き起こすことがあり、そ
れによって対応するダイオードの順方向分極が生ずる。

従って再結合層１０を転倒チャネル４、ゲート電極３及
びチャネル領域１３　（第４図）の下のできるだけ遠い
−に配置して、正孔が“強制的な再結合”によって素子
の臨界領域に透過することを防止することが有利である
。（第４図には正孔と電子の流れが正と負の符号を付し
て矢印で概略的に示されている。）これに対応して、開
口部１１はコレクタ領域６のすく下に配置することが必
要である。このようにしてＩ　ＧＢＴからも公知の陰極
Ｋに至る従来の経路が正孔に付与される。

正方形又は長方形のセルから威る素子構造の場合は、再
結合層１０　（ウェーハの上面図での）は対応して正方
形又は長方形の開口部１１を有する格子網の形状を有し
ている。（第５図）その他については有孔再結合層ｌＯ
は問題なくＩＧＢＴから公知の全てのセル構造に適応さ
せることができる。

本発明に基づく素子の製造技術に関して次のように付記
しておく。本明細書で提案している再結合層１０はバイ
ポーラ技術から公知の埋設コレクタに匹敵するものであ
る。従って前述のモス被測４１ＰＩＮダイオードを製造
するためにシリコン・エピタキシの従来の技術を利用す
ることができる。

工程としてエミッタ層８の生成の後に適宜の構造のマス
クにより再結合層１０の格子網用のｎ。

ドーピングを行うことができる。この目的には、例えば
砒素のイオン注入が特に適している。

その後、厚さが数μｍの上部ベース層７ａを生成するエ
ピタキシ段階が続く。この工程段階に続いて、モス制御
ヘッドを公知の工程で製造することができる。

最後に指摘しておくべき点は、勿論、本発明に基づく素
子は相補型の構成で製造できることである。この相補型
の素子の特徴はベースＮ７．７ａ、７ｂがＰ−ドープさ
れ、コレクタ領域６とエミッタ層８がｎ“　ドープされ
、チャネル領域１３がｎドープされ、再結合層１０がＰ
゛　ドープされることである。

この素子において下部ベース層７ｂとエミッタ層８との
間に補足的なストップ層を設ける場合は、それは第３図
の相補型のｎストップ層１４と同様に構成されるＰ゛　
ドーピングされた、Ｐストップ層である。

前述の教示から明らかに本発明の多くの修正と変更が可
能である。従って、本発明は添付の請求項の範囲内で、
これまで開示してきたものとは異なる実施態様が可能で
あることを了解されたい。

【図面の簡単な説明】

第１図は従来型のＩ　ＧＢＴの構造を示す。 第２図は連続的な再結合層及び対応する等価回路図を備
えた本発明に基づく素子の第１の実施例を示す。 第３図は再結合層に補足的な開口部を有する本発明に基
づく素子の第２の実施例を示す。 第４図は各々の場合に開口部がコレクタ領域の下に配置
された第３図と同一の実施例を示す。 第５図は第４図の素子における再結合層の横の構造を示
す。 図中符号： １・・・・・・陰極金属層　　　　２・・・・・・ゲー
ト絶縁体■ ３・・・・・・ゲート電極　　　　４・・・・・・転倒
チャネル５・・・・・・ソース領域　　　　６・・・・
・・コレクタ領域７．７ａ、７ｂ・・・・・・ベース層 ８・・・・・・エミッタ層　　　　９・・・・・・陰極
金属層Ｏ・・・・・・再結合層　　　　１１・・・・・
・開口部２・・・・・・半導体基板　　　１３・・・・
・・チャネル領域４・・・・・・ｎストップ層　　　Ａ
・・・・・・陽極Ｋ・・・・・・陰極　　　　　　　Ｇ
・・・・・・ゲートＴ・・・・・・ＭＯＳ　Ｆ　ＥＴ Ｄ・・・・・・ＰＩＮダイオード

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳ制御バイポーラ・パワー半導体素子において
   、 ａ）陽極Ａと陰極Ｋとを有する半導体基板１２と、 ｂ）半導体基板１２の陽極側のエミッタ層８と、該エミ
   ッタ層８とは反対の極性でドープされた中央のベース層
   ７と、半導体基板１２の表面からベース層７内に突起し
   、かつエミッタ層８と同じ極性でドープされた陰極側の
   複数個のコレクタ領域６と、 ｃ）各々の場合においてエミッタ層８とは反対の極性で
   ドープさたソース領域５と、コレクタ領域６と同じ極性
   でドープされたチャネル領域１３と、ベース層７と、チ
   ャネル領域 １３の上部に配置された絶縁ゲート電極３とから成るコ
   レクタ領域６の周りの縦型ＭＯＳ・トランジスタとから
   構成され、 ｄ）高度に、かつベース層７と同じ極性でドープされた
   再結合層１０がベース層７内のコレクタ領域６とエミッ
   タ領域８との間に配置され、該再結合層１０がベース層
   を上部ベース層７ａと下部ベース層７ｂとに区分し、か
   つｅ）再結合層１０が複数個の開口部１１を設け、これ
   によって上部ベース層７ａが下部ベース層７ｂへと接続
   される構成であることを特徴とする素子。 ２、上部ベース層７ａの厚さが僅か数μｍであることを
   特徴とする請求項１記載の素子。 ３、上部７ａ及び下部７ｂベース層が同じドーピング濃
   度を有することを特徴とする請求項２記載の素子。 ４、開口部１１が各々の場合においてコレクタ領域６の
   下に配置されたことを特徴とする請求項１記載の素子。 ５、開口部１１が長方形又は正方形であり、かつ再結合
   層１０が格子網の形状を有することを特徴とする請求項
   ４記載の素子。 ６、ベース層７、７ａ、７ｂがｎ＾−ドープされ、コレ
   クタ領域６及びエミッタ層８がＰ＾＋ドープされ、チャ
   ネル領域１３がＰドープされ、かつソース領域５と再結
   合層１０がｎ＾＋ドープされたことを特徴とする請求項
   １ないし５のいずれか１項に記載の素子。 ７、下部ベース層７ｂとエミッタ層８との間にはｎ＾＋
   ドープされたｎストップ層１４が配置されたことを特徴
   とする請求項６記載の素子。 ８、ベース層７、７ａ、７ｂがＰ＾−ドープされ、コレ
   クタ領域６及びエミッタ層８がｎ＾＋ドープされ、チャ
   ネル領域１３がｎドープされ、かつソース領域５と再結
   合層１０がＰ＾＋ドープされたことを特徴とする請求項
   １ないし５のいずれか１項に記載の素子。 ９、下部ベース層７ｂとエミッタ層８との間にはＰ＾＋
   ドープされたＰストップ層１４が配置されたことを特徴
   とする請求項８記載の素子。