JPS62150874A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62150874A JPS62150874A JP60294231A JP29423185A JPS62150874A JP S62150874 A JPS62150874 A JP S62150874A JP 60294231 A JP60294231 A JP 60294231A JP 29423185 A JP29423185 A JP 29423185A JP S62150874 A JPS62150874 A JP S62150874A
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- JP
- Japan
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- test
- circuit
- pattern
- self
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000012360 testing method Methods 0.000 claims abstract description 222
- 230000006870 function Effects 0.000 claims abstract description 31
- 230000003252 repetitive effect Effects 0.000 abstract description 2
- 230000004044 response Effects 0.000 abstract description 2
- 238000004364 calculation method Methods 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000692 Student's t-test Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 238000012353 t test Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野の説明
本発明は、半導体集積回路装置に関し、特に自己検査（
セルフテスト）機能を有する半導体集積回路装置に関す
る。
セルフテスト）機能を有する半導体集積回路装置に関す
る。
従来技術の説明
半導体集積口技術の進歩に伴い、半導体集積回路の高集
積化高機能化は著しく、１０万ゲートを有する３２ビツ
トプロセツサも今日では実現出来る。それに伴い高集積
高機能の、半導体集積回路の機能試験は、増々複雑困難
になり、テストパターン容量の増大試験時間の増大、検
出率の低下を招き、現在、大きな問題になっている。即
ち、従来迄は、１つの独立した国体に収ま９．１つの装
置そのものであった機能単位がそのまま１個の半導体チ
ップ上に収まる様になった今日、 １ｌｉｌの半導体
チップの試験は従来のシステム試験に匹敵する様になり
、半導体集積回路装置の製造直後の良品選別の為の機能
試験のみでなく、一端、出荷され、１機能車位としてコ
ンピュータ等のシステムに組み込まれた後もシステムの
初期立上げ試験、また稼動中にシステムダウンした場合
の原因調査の為の試験、システム定期点検の為の試験等
、所謂システムの診断試験（Ｄｉａｇｎｏｓｔｉｃ Ｔ
ｅ５ｔ ） が定常的に行われる必要が生じている。
積化高機能化は著しく、１０万ゲートを有する３２ビツ
トプロセツサも今日では実現出来る。それに伴い高集積
高機能の、半導体集積回路の機能試験は、増々複雑困難
になり、テストパターン容量の増大試験時間の増大、検
出率の低下を招き、現在、大きな問題になっている。即
ち、従来迄は、１つの独立した国体に収ま９．１つの装
置そのものであった機能単位がそのまま１個の半導体チ
ップ上に収まる様になった今日、 １ｌｉｌの半導体
チップの試験は従来のシステム試験に匹敵する様になり
、半導体集積回路装置の製造直後の良品選別の為の機能
試験のみでなく、一端、出荷され、１機能車位としてコ
ンピュータ等のシステムに組み込まれた後もシステムの
初期立上げ試験、また稼動中にシステムダウンした場合
の原因調査の為の試験、システム定期点検の為の試験等
、所謂システムの診断試験（Ｄｉａｇｎｏｓｔｉｃ Ｔ
ｅ５ｔ ） が定常的に行われる必要が生じている。
その必要に応じる為に今日では半導体集積回路装置その
ものの中に、本来の機能として具備されるべき機能回路
の他に、自己検査（セルフテスト）機能を有する半導体
集積回路装置が出現し始めた。
ものの中に、本来の機能として具備されるべき機能回路
の他に、自己検査（セルフテスト）機能を有する半導体
集積回路装置が出現し始めた。
第１図に自己検査（セルフテスト）機能を有する半導体
装置の従来技術による１例を示す。１１は本来具備すべ
き機能回路、即ち自己検査（セルフテスト）機能を有す
る半導体装置に於いては、これが被試験回路となる。１
２はテストパターンメモリであって被試験回路に入力回
路に入方丁ベテストパターンと被試験回路からの出力と
比較されるべき期待値パターンを記はしている。１３は
セレクタ（選択回路）であって、通常はＩ ＮＰ ＵＴ
端子から入力される本来の入力信号を選択してセレクタ
出力パターン１９を機能回路（被試験回路）へ入力し、
自己検査時には、テストパターンメモリの出力信号全選
択してセレクタ出力パターン１９を機能回路（被試験回
路）へ入力し機能試験を行う。１４はパターン比較回路
で自己検査時、機能回路（被試験回路）の出力とテスト
パターンメモリからの期待値パターンとを比較し、良否
の判定全行う。１５は端子ＩＮＰＵＴから入力される入
力信号パターン。１６はテストパターンメモリから出力
されるテスト入力パターン。１７は機能回路からの出力
パターンで出力端子０ＵＴＰＵＴへ出力される。１８は
テストパターンメモリから出力されるテスト期待値パタ
ーン。０１はＣＬＯＣＫ端子から入力されるクロック信
号。０２はＴＥＳＴ端子から入力されるテスト信号。０
３はパターン比較回路から出力される試験結果信号でＥ
ｆ’ＬＯＲ端子へ出力される。然しながら、第１図に示
す、半導体装置は、テストパターンメモリの容ｇｋｆｔ
多く必要とし、また複雑な試験が出来ないという欠点を
有する。
装置の従来技術による１例を示す。１１は本来具備すべ
き機能回路、即ち自己検査（セルフテスト）機能を有す
る半導体装置に於いては、これが被試験回路となる。１
２はテストパターンメモリであって被試験回路に入力回
路に入方丁ベテストパターンと被試験回路からの出力と
比較されるべき期待値パターンを記はしている。１３は
セレクタ（選択回路）であって、通常はＩ ＮＰ ＵＴ
端子から入力される本来の入力信号を選択してセレクタ
出力パターン１９を機能回路（被試験回路）へ入力し、
自己検査時には、テストパターンメモリの出力信号全選
択してセレクタ出力パターン１９を機能回路（被試験回
路）へ入力し機能試験を行う。１４はパターン比較回路
で自己検査時、機能回路（被試験回路）の出力とテスト
パターンメモリからの期待値パターンとを比較し、良否
の判定全行う。１５は端子ＩＮＰＵＴから入力される入
力信号パターン。１６はテストパターンメモリから出力
されるテスト入力パターン。１７は機能回路からの出力
パターンで出力端子０ＵＴＰＵＴへ出力される。１８は
テストパターンメモリから出力されるテスト期待値パタ
ーン。０１はＣＬＯＣＫ端子から入力されるクロック信
号。０２はＴＥＳＴ端子から入力されるテスト信号。０
３はパターン比較回路から出力される試験結果信号でＥ
ｆ’ＬＯＲ端子へ出力される。然しながら、第１図に示
す、半導体装置は、テストパターンメモリの容ｇｋｆｔ
多く必要とし、また複雑な試験が出来ないという欠点を
有する。
発明の目的
本発明は、自己検査（セルフテスト）機能回路内に、テ
スト用演算回路テスト制御メモリ、４−１セレクタ、テ
スト制御回路を設けることにより、上記欠点を除去し、
テストパターンメモリを小容量化し且つ複雑な機能試験
が出来る様にした自己検査（セルフテスト）機能を有す
る半導体集積回路装置を提供するものである。
スト用演算回路テスト制御メモリ、４−１セレクタ、テ
スト制御回路を設けることにより、上記欠点を除去し、
テストパターンメモリを小容量化し且つ複雑な機能試験
が出来る様にした自己検査（セルフテスト）機能を有す
る半導体集積回路装置を提供するものである。
発明の構成
本発明は自己検査（＋−ルフテスト）機能付半導体集積
回路装置に於いて、前記自己検査（セルフテスト）機能
を実現する回路を、前記本来具備すべき機能回路（被試
験回路）ｔ−試験する為のテスト入力パターンとテスト
期待値パターンを有するテストパターンメモリと、自己
試験を制御する為の制御プログラムを有するテスト制御
メモリと、前記テストパターンメモリからのテスト入力
パターンと前記機能回路（被試験回路）からの出方パタ
ーントラ演算して新たなテスト人カバターフｆ生成する
テスト用演算回路と、非試験時は、前記半導体集積回路
装置の通常入力端子から入力される入力信号パターンを
選択し、試験時は、テスト制御信号に応じて前記テスト
パターンメモリからの前記テスト入力パターンか前記テ
スト用演算回路によって生成された前記新たなテスト入
力パターンか前記機能回路（被試験回路）からの出力パ
ターンそのものかのいずれかを選択して前記機能回路（
被試験回路）に入力信号パターンとして与えるセレクタ
と、自己試験音テスト制御メモリの内容によって制御す
るテスト制御回路と、非試験時か試験時かを制御するテ
スト用制御端子と、前記機能回路（被試験回路）の出力
パターンと、テストパターンメモリからのテスト期待値
パターンと全比較するパターン比較回路及び試験結果を
出力するテスト結果信号端子との各要素で構成し、前記
構成要素を配線により相互接続することにより前記自己
検査（セルフテスト）機能回路を構成したことを特数と
する。
回路装置に於いて、前記自己検査（セルフテスト）機能
を実現する回路を、前記本来具備すべき機能回路（被試
験回路）ｔ−試験する為のテスト入力パターンとテスト
期待値パターンを有するテストパターンメモリと、自己
試験を制御する為の制御プログラムを有するテスト制御
メモリと、前記テストパターンメモリからのテスト入力
パターンと前記機能回路（被試験回路）からの出方パタ
ーントラ演算して新たなテスト人カバターフｆ生成する
テスト用演算回路と、非試験時は、前記半導体集積回路
装置の通常入力端子から入力される入力信号パターンを
選択し、試験時は、テスト制御信号に応じて前記テスト
パターンメモリからの前記テスト入力パターンか前記テ
スト用演算回路によって生成された前記新たなテスト入
力パターンか前記機能回路（被試験回路）からの出力パ
ターンそのものかのいずれかを選択して前記機能回路（
被試験回路）に入力信号パターンとして与えるセレクタ
と、自己試験音テスト制御メモリの内容によって制御す
るテスト制御回路と、非試験時か試験時かを制御するテ
スト用制御端子と、前記機能回路（被試験回路）の出力
パターンと、テストパターンメモリからのテスト期待値
パターンと全比較するパターン比較回路及び試験結果を
出力するテスト結果信号端子との各要素で構成し、前記
構成要素を配線により相互接続することにより前記自己
検査（セルフテスト）機能回路を構成したことを特数と
する。
発明の実施例
次に本発明の実施例について、第２図を用いて説明する
。
。
２１は、機能回路（被試験回路）であって、半導体装置
が本来具備丁べき機能を有する回路。
が本来具備丁べき機能を有する回路。
２２はテストパターンメモリであって、被試験回路に印
加されるべき）スト入力パターンと、被試験回路の出力
と比較されるべきテスト期待値パターンが収容されてい
る。テスト制御回路２７からの制御信号３７とクロック
端子ＣＬＯＣＫか゛らのクロック信号３５によってテス
ト入力パターン３０をセレクタ２３へ出力し、またテス
ト期待値パターン３２をパターン比較回路２４へ出力す
る。
加されるべき）スト入力パターンと、被試験回路の出力
と比較されるべきテスト期待値パターンが収容されてい
る。テスト制御回路２７からの制御信号３７とクロック
端子ＣＬＯＣＫか゛らのクロック信号３５によってテス
ト入力パターン３０をセレクタ２３へ出力し、またテス
ト期待値パターン３２をパターン比較回路２４へ出力す
る。
２３は４−１セレクタ回路でちって、半導体装置が本来
の動作（非試験時動作）をしているときは通常入力端子
はＮＰＵＴから入力される入力信号パターン１＆：選び
、自己検査時（試験時）は、テスト制御信号３７に応じ
て、テストパターンメモリからの入力パターン３０−１
たは、テスト用演算回路からの新たに生成されたテスト
入力パターン３１または機能回路（被試験回路）からの
出力パターンのいづれかを選択する。セレクタ２３によ
って選択されたパターンはセレクタ出力３４に出力され
機能回路（被試験回路）２１に印加される。
の動作（非試験時動作）をしているときは通常入力端子
はＮＰＵＴから入力される入力信号パターン１＆：選び
、自己検査時（試験時）は、テスト制御信号３７に応じ
て、テストパターンメモリからの入力パターン３０−１
たは、テスト用演算回路からの新たに生成されたテスト
入力パターン３１または機能回路（被試験回路）からの
出力パターンのいづれかを選択する。セレクタ２３によ
って選択されたパターンはセレクタ出力３４に出力され
機能回路（被試験回路）２１に印加される。
２４は、パターン比較回路であって機能回路（被試験回
路）２１の出力パターン２９と、テストパターンメモリ
からのテスト期待値パターン３２とを比較して、一致、
不一致の試験結果信号３８をテスト結果信号端子Ｅ几几
ＯＲ−へ出力する。２５はテスト用演算回路であって、
テストパターンメモリからのテスト入力パターン３０と
機能回路（被試験回路）からの出力パターンとを演算し
新たにテスト入力パターン３１′ｔ−テスト制御信号３
７に応じて生成する。２６は、テスト制御メモリであっ
て、自己試験を制御する為のプログラム全収容しており
、テスト制御信号３７及びクロック信号３５によってテ
スト制御プログラムパターン３３をテスト制御回路２７
へ出力する。２７はテスト制御回路であって、テスト用
制御端子ＴＥＳＴからのテスト信号３６により半導体集
積回路装置全体をテストモードにすると共に、テスト制
御メモリからのテスト制御プログラムパターン３３ｆｔ
入力し、それに応じて各構成要素へテスト制御信号３７
ｔ−出力する。機能回路（被試験回路）２１はクロック
信号３５により試験時、非試験時共にセレクタからの出
力パターン３４を入力して結果を出力パターン２９とし
て出力端子ＯＵＴ ＰＵＴへ出力する。しかしながら機
能回路（被試験回路）２１は、それ自体スキャンパス機
能を有することも可能で、その場合テスト制御信号３７
によって試験時であることを知らされる。
路）２１の出力パターン２９と、テストパターンメモリ
からのテスト期待値パターン３２とを比較して、一致、
不一致の試験結果信号３８をテスト結果信号端子Ｅ几几
ＯＲ−へ出力する。２５はテスト用演算回路であって、
テストパターンメモリからのテスト入力パターン３０と
機能回路（被試験回路）からの出力パターンとを演算し
新たにテスト入力パターン３１′ｔ−テスト制御信号３
７に応じて生成する。２６は、テスト制御メモリであっ
て、自己試験を制御する為のプログラム全収容しており
、テスト制御信号３７及びクロック信号３５によってテ
スト制御プログラムパターン３３をテスト制御回路２７
へ出力する。２７はテスト制御回路であって、テスト用
制御端子ＴＥＳＴからのテスト信号３６により半導体集
積回路装置全体をテストモードにすると共に、テスト制
御メモリからのテスト制御プログラムパターン３３ｆｔ
入力し、それに応じて各構成要素へテスト制御信号３７
ｔ−出力する。機能回路（被試験回路）２１はクロック
信号３５により試験時、非試験時共にセレクタからの出
力パターン３４を入力して結果を出力パターン２９とし
て出力端子ＯＵＴ ＰＵＴへ出力する。しかしながら機
能回路（被試験回路）２１は、それ自体スキャンパス機
能を有することも可能で、その場合テスト制御信号３７
によって試験時であることを知らされる。
以上が本実施例に於ける構成及び動作の説明であるが、
従来の単なる、テストパターンメモリとパターン比較回
路とセレクタからなる自己検査（セルフテスト）機能回
路に比べて、機能回路（被試験回路）の出力パターンを
そのままフィードバックする機能を付加したことにより
、機能回路（被試験回路）がカウント動作や単純な四則
演算（加減乗除）の繰り返し動作を行う試験に於いて、
一連の繰り返し動作を被試験回路自体に行わせることが
出来る。これにより、一連の繰り返し動作に必要なテス
トパターンが不必要となり、テストパターンメモリの容
ｉ１を低減出来る。
従来の単なる、テストパターンメモリとパターン比較回
路とセレクタからなる自己検査（セルフテスト）機能回
路に比べて、機能回路（被試験回路）の出力パターンを
そのままフィードバックする機能を付加したことにより
、機能回路（被試験回路）がカウント動作や単純な四則
演算（加減乗除）の繰り返し動作を行う試験に於いて、
一連の繰り返し動作を被試験回路自体に行わせることが
出来る。これにより、一連の繰り返し動作に必要なテス
トパターンが不必要となり、テストパターンメモリの容
ｉ１を低減出来る。
また、テスト用演算回路を設けたことにまり、テストパ
ターンメモリからのテスト入力パターンと機能回路（被
試験回路）からの出力パターン各各自体及び相互間のパ
ターンもディファイを可能とし、新たなテストパターン
が生成出来る。このことにより、複雑なテスト入力パタ
ーン系列により、検出率の高い試験が出来る。テスト用
演算機能としては、ＡＮＤ、ＮＡＮＤ、ＯＲ，ＮＯ几、
ＥＯ几。
ターンメモリからのテスト入力パターンと機能回路（被
試験回路）からの出力パターン各各自体及び相互間のパ
ターンもディファイを可能とし、新たなテストパターン
が生成出来る。このことにより、複雑なテスト入力パタ
ーン系列により、検出率の高い試験が出来る。テスト用
演算機能としては、ＡＮＤ、ＮＡＮＤ、ＯＲ，ＮＯ几、
ＥＯ几。
ＡＤＤ、ＳＵＢ、５ＨＩＦＴ、ＲＯＴＡＴＩＯＮ等の演
算機能を有する。
算機能を有する。
更に、テスト制御メモリを設けたことにより、テストシ
ーケンス等がプログラムにょクコントロール出来、テス
トパターン番地のジャンプ及びループテスト等のテスト
が出来る。このことにょクチストパターンメモリーの容
量の低減及び複雑なテストが可能となる。
ーケンス等がプログラムにょクコントロール出来、テス
トパターン番地のジャンプ及びループテスト等のテスト
が出来る。このことにょクチストパターンメモリーの容
量の低減及び複雑なテストが可能となる。
発明の効果
本発明は、以上説明した様に、自己検査（セルフテスト
）回路内にテスト用演算回路、テスト制御メモリ、機能
回路（被試験回路）からの出力パターンを再び機能回路
（被試験回路）へ久方するフィードバックループ金も有
するセレクタ及びテスト制御回路を設けることにより、
テストパターンメモｌＪ’を小容量化し、且つ複雑な機
能試験が出来るという効果がある。
）回路内にテスト用演算回路、テスト制御メモリ、機能
回路（被試験回路）からの出力パターンを再び機能回路
（被試験回路）へ久方するフィードバックループ金も有
するセレクタ及びテスト制御回路を設けることにより、
テストパターンメモｌＪ’を小容量化し、且つ複雑な機
能試験が出来るという効果がある。
第１図は従来技術による自己検査（セルフテスト）機能
を有する半導体集積回路装置の説明図、第２図は本発明
による、自己検査（セルフテスト）機能を有する半導体
集積回路装置の実施例説明図、１１．２１・・・・・・
機能回路（被試験回路）該半導体集積回路装置が本来具
備丁べ′＠機能を行う回路、１２．２２・・・・・・テ
ストパターンメモリ、１３゜２３・・・・・・セレクタ
、１４，２４・・・°°・パターン比較回路、２５・・
・・・・テスト用演算回路、２６・・・・・・テスト制
御メモリ、２７・・・・・・テスト制御回路、１５゜２
８・・・・・・入力信号パターン（通常入力パターン）
、１９．３４・・・・−・セレクタ出力パターン、１７
゜２９・・・・・・機能回路（被試験回路）出力パター
ン、１８．３２・・・・・・テスト期待値パターン、１
６゜３０・・・・・・テスト入力パターン、０１，３５
・・・・・・クロック信号、０２，３６・・・・・・テ
スト信号、０３゜３８・−・・・・試験結果信号、３１
・・・・・・テスト用演算回路出力パターン（新たに生
成されたテスト久方パターン）、３３・・・・・・テス
ト制御プログラムパターン、３７・・・・・・テスト制
御信号、ＣＬＯＣＫ −−−−−−り。、り信号端子、
ＩＮＰＵＴ ・・・・・・久方端子、０ＵＴＰＵＴ・・
・・・・出力端子、ＴＥＳＴ・・・・・・テスト制御信
号端子、ＥＲＲＯＲ・・・・−・テスト結果信号端子。
を有する半導体集積回路装置の説明図、第２図は本発明
による、自己検査（セルフテスト）機能を有する半導体
集積回路装置の実施例説明図、１１．２１・・・・・・
機能回路（被試験回路）該半導体集積回路装置が本来具
備丁べ′＠機能を行う回路、１２．２２・・・・・・テ
ストパターンメモリ、１３゜２３・・・・・・セレクタ
、１４，２４・・・°°・パターン比較回路、２５・・
・・・・テスト用演算回路、２６・・・・・・テスト制
御メモリ、２７・・・・・・テスト制御回路、１５゜２
８・・・・・・入力信号パターン（通常入力パターン）
、１９．３４・・・・−・セレクタ出力パターン、１７
゜２９・・・・・・機能回路（被試験回路）出力パター
ン、１８．３２・・・・・・テスト期待値パターン、１
６゜３０・・・・・・テスト入力パターン、０１，３５
・・・・・・クロック信号、０２，３６・・・・・・テ
スト信号、０３゜３８・−・・・・試験結果信号、３１
・・・・・・テスト用演算回路出力パターン（新たに生
成されたテスト久方パターン）、３３・・・・・・テス
ト制御プログラムパターン、３７・・・・・・テスト制
御信号、ＣＬＯＣＫ −−−−−−り。、り信号端子、
ＩＮＰＵＴ ・・・・・・久方端子、０ＵＴＰＵＴ・・
・・・・出力端子、ＴＥＳＴ・・・・・・テスト制御信
号端子、ＥＲＲＯＲ・・・・−・テスト結果信号端子。
Claims (1)
- 半導体集積回路装置として本来具備すべき機能回路の加
えて自己検査（セルフテスト）機能回路を有する、自己
検査（セルフテスト）機能付半導体集積回路装置に於い
て、前記自己検査（セルフテスト）機能回路を前記本来
具備すべき機能回路（被試験回路）を試験する為のテス
ト入力パターンとテスト期待値パターンを有するテスト
パターンメモリと、自己試験を制御する為の制御プログ
ラムを有するテスト制御メモリと、前記テストパターン
メモリからのテストパターンと前記機能回路（被試験回
路）からの出力パターンとを演算して新たなテスト入力
パターンを生成するテスト用演算回路と、非試験時は前
記半導体集積回路装置の通常入力端子から入力される入
力信号パターンを選択し、試験時は、テスト制御信号に
応じて、前記テストパターンメモリからの前記テストパ
ターンか、前記テスト用演算回路によって生成された前
記新たなテスト入力パターンか、前記機能回路（被試験
回路）からの出力パターンそのものかのいずれかを選択
して前記機能回路（被試験回路）に入力信号パターンと
して与えるセレクタと、自己試験をテスト制御メモリの
内容によって制御するテスト制御回路と、非試験時か試
験時かを制御するテスト用制御端子と、前記機能回路（
被試験回路）の出力パターンと、テストパターンメモリ
からのテスト期待値パターンとを比較するパターン比較
回路及び試験結果を出力するテスト結果信号端子との各
要素から構成し、前記各構成要素を、配線によって相互
接線することにより前記自己検査（セルフテスト）機能
回路を構成したことを特徴とする自己検査（セルフテス
ト）機能を有する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294231A JPS62150874A (ja) | 1985-12-25 | 1985-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294231A JPS62150874A (ja) | 1985-12-25 | 1985-12-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150874A true JPS62150874A (ja) | 1987-07-04 |
Family
ID=17805037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294231A Pending JPS62150874A (ja) | 1985-12-25 | 1985-12-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150874A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619512A (en) * | 1993-11-08 | 1997-04-08 | Nippondenso Co., Ltd. | Integrated circuit having self-testing function |
| US5834833A (en) * | 1996-03-21 | 1998-11-10 | Nec Corporation | Electrical component having a selective cut-off conductor |
| US6128199A (en) * | 1997-03-19 | 2000-10-03 | Rohm Co., Ltd. | Composite device and manufacturing method thereof |
| JP2016134010A (ja) * | 2015-01-20 | 2016-07-25 | 株式会社デンソー | 電源監視回路 |
-
1985
- 1985-12-25 JP JP60294231A patent/JPS62150874A/ja active Pending
Cited By (4)
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|---|---|---|---|---|
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| US5834833A (en) * | 1996-03-21 | 1998-11-10 | Nec Corporation | Electrical component having a selective cut-off conductor |
| US6128199A (en) * | 1997-03-19 | 2000-10-03 | Rohm Co., Ltd. | Composite device and manufacturing method thereof |
| JP2016134010A (ja) * | 2015-01-20 | 2016-07-25 | 株式会社デンソー | 電源監視回路 |
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