JPH04169879A - 実装ｌｓｉ試験方法 - Google Patents
実装ｌｓｉ試験方法Info
- Publication number
- JPH04169879A JPH04169879A JP2272771A JP27277190A JPH04169879A JP H04169879 A JPH04169879 A JP H04169879A JP 2272771 A JP2272771 A JP 2272771A JP 27277190 A JP27277190 A JP 27277190A JP H04169879 A JPH04169879 A JP H04169879A
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- JP
- Japan
- Prior art keywords
- lsi
- test pattern
- command
- scan
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は実装ＬＳＩ試験方法に関し、特にセラミック基
板などのプリント板に実装されているＬＳＩの動作正当
性を確認する実装ＬＳＩ試験方法に関する。
板などのプリント板に実装されているＬＳＩの動作正当
性を確認する実装ＬＳＩ試験方法に関する。
従来、プリント基板やセラミック基板に実装されたＬＳ
Ｉの機能試験を行う場合、実装基板全体を対象に新規テ
ストパタンを生成して機能試験を行っていた。又、プリ
ント板の場合は、インサーキットテストにより、ＬＳＩ
機能試験を行うこともあった。
Ｉの機能試験を行う場合、実装基板全体を対象に新規テ
ストパタンを生成して機能試験を行っていた。又、プリ
ント板の場合は、インサーキットテストにより、ＬＳＩ
機能試験を行うこともあった。
上述した従来のプリント板やセラミック基板に実装され
たＬＳＩの機能試験では、使用するテストパタンの生成
を、実装基板全体の回路をゲートレベルまで展開して生
成していたため、論理回路が大規模になり、既存のＣＡ
Ｄシステムでテストパタンを発生出来ないとか、テスト
ベクトル生成時間が飛躍的に増加し、故障検出率の低い
テストベクトルしか作成８来ないといった欠点がある。
たＬＳＩの機能試験では、使用するテストパタンの生成
を、実装基板全体の回路をゲートレベルまで展開して生
成していたため、論理回路が大規模になり、既存のＣＡ
Ｄシステムでテストパタンを発生出来ないとか、テスト
ベクトル生成時間が飛躍的に増加し、故障検出率の低い
テストベクトルしか作成８来ないといった欠点がある。
又、インサーキットテストにより、ＬＳＩを試験する場
合でも、入力側デバイスのガーディングの問題等で長大
なテストパタンを使用できなかったり、実装形態により
プローブが不可能であるといった欠点がある。
合でも、入力側デバイスのガーディングの問題等で長大
なテストパタンを使用できなかったり、実装形態により
プローブが不可能であるといった欠点がある。
本発明の実装ＬＳＩ試験方法は、ＬＳＩテストパタン中
の外部ピンに対する値を不定波なは削除する実装ＬＳＩ
テストパタン生成手段と、ＬＳＩスキャンパスをｌ！１
ｌＪｌｌＩする実装基板とを用いて構成される。
の外部ピンに対する値を不定波なは削除する実装ＬＳＩ
テストパタン生成手段と、ＬＳＩスキャンパスをｌ！１
ｌＪｌｌＩする実装基板とを用いて構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例である実装ＬＳＩ試験方法
の構成を示すブロック図である。ＬＳＩテストパタン１
は、テストパタン変換手段２により、実装ＬＳＩテスト
パタン３に変換される。該テストパタン３を実装基板テ
スタ４で使用し、実装基板５に実装されているＬＳＩの
機能試験を行う、テストパタン変換手段２は、ＬＳＩ外
部ピンに対する命令を無効にする手段であり、ソフトウ
ェア、ファームウェア、ハードウェア等で実現可能な手
段である。
の構成を示すブロック図である。ＬＳＩテストパタン１
は、テストパタン変換手段２により、実装ＬＳＩテスト
パタン３に変換される。該テストパタン３を実装基板テ
スタ４で使用し、実装基板５に実装されているＬＳＩの
機能試験を行う、テストパタン変換手段２は、ＬＳＩ外
部ピンに対する命令を無効にする手段であり、ソフトウ
ェア、ファームウェア、ハードウェア等で実現可能な手
段である。
第２図は、第１図のＬＳＩテストパタン１の一実施例で
ある。ＤＴＳ２０はＬＳＩ入方ピンへのデータ入力命令
で、各入力ピンへの入力値が記述される。５ＣＩ２１は
スキャンレジスタに対する初期値セット命令であり、Ｃ
ＡＶ２２は回路内の値をスキャンレジスタへ取り込む命
令である。
ある。ＤＴＳ２０はＬＳＩ入方ピンへのデータ入力命令
で、各入力ピンへの入力値が記述される。５ＣＩ２１は
スキャンレジスタに対する初期値セット命令であり、Ｃ
ＡＶ２２は回路内の値をスキャンレジスタへ取り込む命
令である。
またＣＰＣ２３はＬＳＩ出力ピンの期待値比較命令であ
り、５ＣＯ２４はスキャンレジスタ内のデータ比較命令
である。これらの命令を、繰り返すことによりテストパ
タンは構成されている６本発明では、本例に示されるよ
うなテストパタンを変換することにより、実装ＬＳＩの
テストパタンを作成する６ 第３図は、第１図の実装ＬＳＩテストパタン３の一実施
例である０本例では、外部ピンに対する命令であるＤＴ
Ｓ２０とＣＰＣ２３とを削除しである。
り、５ＣＯ２４はスキャンレジスタ内のデータ比較命令
である。これらの命令を、繰り返すことによりテストパ
タンは構成されている６本発明では、本例に示されるよ
うなテストパタンを変換することにより、実装ＬＳＩの
テストパタンを作成する６ 第３図は、第１図の実装ＬＳＩテストパタン３の一実施
例である０本例では、外部ピンに対する命令であるＤＴ
Ｓ２０とＣＰＣ２３とを削除しである。
第４図は、第１図の実装基板５の一実施例のスキャンパ
ス制御のイメージ図である。プリント基板４０上には、
試験対象のＬＳＩ４１Ａ〜４１Ｎとクロックチップ４２
とが搭載されている。クロックチップ４２はプリント基
板４０の外部端子であるスキャンクロックピン４５とテ
ストモードピン４６とからの信号を入力し、スキャン制
御ピン４７から、試験対象である各ＬＳＩ４１へ、スキ
ャン制御信号を同期させて分配している。試験対象の各
ＬＳＩ４１のＬＳＩスキャン入力ピン４８とＬＳＩスキ
ャン出力ピン４９は、それぞれ接続され、プリント板４
０の外部端子であるスキャン入力ピン４３と、スキャン
出力ピン４４にシリアルに接続されている。
ス制御のイメージ図である。プリント基板４０上には、
試験対象のＬＳＩ４１Ａ〜４１Ｎとクロックチップ４２
とが搭載されている。クロックチップ４２はプリント基
板４０の外部端子であるスキャンクロックピン４５とテ
ストモードピン４６とからの信号を入力し、スキャン制
御ピン４７から、試験対象である各ＬＳＩ４１へ、スキ
ャン制御信号を同期させて分配している。試験対象の各
ＬＳＩ４１のＬＳＩスキャン入力ピン４８とＬＳＩスキ
ャン出力ピン４９は、それぞれ接続され、プリント板４
０の外部端子であるスキャン入力ピン４３と、スキャン
出力ピン４４にシリアルに接続されている。
試験時は、テストモードピン４６をオンにすることによ
り、スキャンデータを、スキャン入力ピン４３から、ス
キャンクロックピン４５をたたいて、試験対象ＬＳＩ内
のスキャンレジスタにセットする。ここで−旦、テスト
モードピン４６をオフにし、スキャンクロックピン４５
をたたき、スキャンデータの取り込みを行う、その後、
もう−度テストモードピン４６をオンにすることにより
、スキャンデータを、スキャン出力ピン４４がら、スキ
ャンクロックピン４５をたたいて取り出し、期待値との
比較を行う。
り、スキャンデータを、スキャン入力ピン４３から、ス
キャンクロックピン４５をたたいて、試験対象ＬＳＩ内
のスキャンレジスタにセットする。ここで−旦、テスト
モードピン４６をオフにし、スキャンクロックピン４５
をたたき、スキャンデータの取り込みを行う、その後、
もう−度テストモードピン４６をオンにすることにより
、スキャンデータを、スキャン出力ピン４４がら、スキ
ャンクロックピン４５をたたいて取り出し、期待値との
比較を行う。
第５図は、本発明の一実施例である実装されたＬＳＩで
ある。実装ＬＳＩ５０は、スキャンクロックピン５３と
テストモードピン５４によってコントロールされるスキ
ャンレジスタ５５と、スキャン入力ピン５１とスキャン
出力ピン５２によって構成されるスキャンを有する。本
発明である試験方法ではスキャンレジスタ５５Ａ・５５
Ｂで挟まれた回路部分５６が試験対象となる。
ある。実装ＬＳＩ５０は、スキャンクロックピン５３と
テストモードピン５４によってコントロールされるスキ
ャンレジスタ５５と、スキャン入力ピン５１とスキャン
出力ピン５２によって構成されるスキャンを有する。本
発明である試験方法ではスキャンレジスタ５５Ａ・５５
Ｂで挟まれた回路部分５６が試験対象となる。
以上説明したように本発明は、ＬＳＩテストパタン中の
外部ピンに対する値を不定、又は、削除する実装ＬＳＩ
テストパタン生成手段と、ＬＳＩスキャンパスを制御可
能な実装基板を用いることにより、基板上の実装ＬＳＩ
機能試験において、新たにテストパタンの生成を行う必
要がないなめ、テストパタン生成時間がほとんど必要な
く、高い故障検量率を持つＬＳＩテストパタンを有効に
利用できる。又、インサーキットテストのように、入力
側デバイスの問題や、プローブの問題を考えなくても良
いという効果がある。
外部ピンに対する値を不定、又は、削除する実装ＬＳＩ
テストパタン生成手段と、ＬＳＩスキャンパスを制御可
能な実装基板を用いることにより、基板上の実装ＬＳＩ
機能試験において、新たにテストパタンの生成を行う必
要がないなめ、テストパタン生成時間がほとんど必要な
く、高い故障検量率を持つＬＳＩテストパタンを有効に
利用できる。又、インサーキットテストのように、入力
側デバイスの問題や、プローブの問題を考えなくても良
いという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例である実装ＬＳＩ試験方法の
構成を示すブロック図、第２図は変換前のＬＳＩテスト
パタンの一実施例、第３図は本発明の一実施例である実
装ＬＳＩテストパタン、第４図は本発明の一実施例であ
るプリント基板であるプリント板での実装ＬＳＩのスキ
ャパス制御の説明図、第５図は本発明の一実施例である
ＬＳＩ。 １・・・・・・ＬＳＩテストパタン、２・・・・・・テ
ストパタン変換手段、３・・・・・・実装ＬＳＩテスト
パタン、４・・・・・・実装基板テスタ、５・・・・・
・実装基板。
構成を示すブロック図、第２図は変換前のＬＳＩテスト
パタンの一実施例、第３図は本発明の一実施例である実
装ＬＳＩテストパタン、第４図は本発明の一実施例であ
るプリント基板であるプリント板での実装ＬＳＩのスキ
ャパス制御の説明図、第５図は本発明の一実施例である
ＬＳＩ。 １・・・・・・ＬＳＩテストパタン、２・・・・・・テ
ストパタン変換手段、３・・・・・・実装ＬＳＩテスト
パタン、４・・・・・・実装基板テスタ、５・・・・・
・実装基板。
Claims (1)
- ＬＳＩテストパタン中の外部ピンに対する値を不定また
は削除する実装ＬＳＩテストパタン生成手段と、ＬＳＩ
スキャンパスを制御する実装基板とを用いて成ることを
特徴とする実装ＬＳＩ試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272771A JPH04169879A (ja) | 1990-10-11 | 1990-10-11 | 実装ｌｓｉ試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272771A JPH04169879A (ja) | 1990-10-11 | 1990-10-11 | 実装ｌｓｉ試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04169879A true JPH04169879A (ja) | 1992-06-17 |
Family
ID=17518517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272771A Pending JPH04169879A (ja) | 1990-10-11 | 1990-10-11 | 実装ｌｓｉ試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04169879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006343151A (ja) * | 2005-06-07 | 2006-12-21 | Toshiba Corp | スキャンテスト回路及びその配置方法 |
-
1990
- 1990-10-11 JP JP2272771A patent/JPH04169879A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006343151A (ja) * | 2005-06-07 | 2006-12-21 | Toshiba Corp | スキャンテスト回路及びその配置方法 |
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