JPS6215151B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電子時打回路に関するものであり、そ
の目的とするところは、スイツチからの雑音、バ
ウンシング、チヤタリングを防止して論理誤動作
とならないようにした電子時打回路を提供するに
ある。

第１図は本発明の一実施例の全体回路を示し、
水晶発振時計からの発振信号を入力端３から入力
して分周し、打音周期パルス信号を取出す分周回
路１と、分周回路１の所定分周段からの出力を入
力して分周し、ミキシングゲードOR₁にて音声用
クロツク信号を作成するための分周回路２とから
発振部を構成している。分周回路２はカウンタ
B₁の分周出力を第１の音声周波数信号f₁出力と
し、カウンタB₂の分周出力第２の音声周波数信
号f₂とし、一方の音声周波数信号f₁をミキシング
ゲートOR₁の―入力に入力せしめるとともに他方
の音声周波数信号f₂をミキシングゲートOR₁の他
入力に直接入力せしめ、ミキシングゲートOR₁の
オーアゲート出力を音声用クロツク信号として取
出すようになつている。図中５は電源スイツチ
（図示せず）を投入したときにこれを検出してコ
ンデンサCX、抵抗RXの時定数とインバータINの
スレシヨルドレベルによつて決定されるパルス幅
のパルス信号を出力する電源投入検知部であり、
この電源投入検知部５のパルス信号にてフリツプ
フロツプFF₁の初期出力を“１”に決定するとと
もに、後記の時打数設定回路１１のカウンタC₁
をリセツトする。６は水晶時計から正時信号が入
力すると動作する正時信号発生回路で、この正時
信号発生回路６は押釦スイツチからなる正時信号
用のスイツチSW₁を正時信号の入力と同時にオン
して３ビツトのシフトレジスタ６Ａにて２ビツト
目にパルス信号を出力する。７は時刻合わせ回路
であつて、押釦スイツチからなるスイツチSW₂を
投入すると、３ビツトシフトレジスタ７Ａにて２
ビツト目に上記フリツプフロツプFF₁の出力を
“１”レベルに設定するためのパルス信号を出力
する。正時信号発生回路６のシフトレジスタ６Ａ
及び時刻合わせ回路７のシフトレジスタ７Ａはス
イツチSW₁や、スイツチSW₂を投入した際のチヤ
タリングやバウンシングによる誤動作を防止する
ためのものである。即ち例えば時刻合わせ回路７
のスイツチSW₂をオンオフすると、第２図ａに示
すようにオン時にはバウンシング幅Baのバウン
シングが発生し、オフ時にはバウンシング幅Bb
のバウンシングが発生する。ここでシフトレジス
タ７ＡのクロツクP₁のパルス幅を第２図ｂのよう
にＴとし、そのパルス幅ＴをＴ＞Ba、Bbの関係
に設定すると、バウンシング幅Ba，Bbは全て１
個のパルス幅Ｔの中に含まれてしまい、バウンシ
ング幅Ba，Bbが２個のパルス幅にわたることが
ない。従つてシフトレジスタ７Ａではクロツクに
よつてバウンシングを検出しても１ビツト出力し
かなく、２ビツトは“０”のままであり、バウン
シングを防止することができるのである。ところ
で電源投入時に発生するバウンシングは電源投入
検知部５の時定数τ_１＝RX・CXを正時信号発生
回路６の時数τ_２＝RY・CY並びに、時刻合わせ
発生回路７の時定数τ_３＝RZ・CZに対してτ_１
≫τ_２、τ_３とすることにより、正時信号発生回
路６、時刻合わせ発生回路７の出力パルス信号が
発生したとしても、結局電源投入検知部５のパル
ス信号によつて、フリツプフロツプFF₁の出力を
“１”レベルの初期状態に設定することができる
のである。第３図は時刻合わせ発生回路７のスイ
ツチSW₂のオンオフ時の各部の信号のタイムチヤ
ートであつて、同図ａはスイツチSW₂のオン、オ
フを示し、同図はｂはシフトレジスタ７Ａの入力
を示す。また同図ｃはシフトレジスタ７Ａのクロ
ツクP₁を示し、同図ｄ，ｅはシフトレジスタ７Ａ
のQ₁出力、Q₂出力を夫々示す。また同図ｆ，ｇ
はノア回路NOR₁及びノア回路NOR₂の_１入
力、_２入力を夫々示し、同図ｈはノア回路
NOR₁の出力αを示し、同図ｉはノア回路NOR₂
の_３入力を示し、同図ｊはノア回路NOR₂の出
力βを示す。８はスキツプ信号発生回路であり、
また９はストツプ信号発生回路で、これらのスキ
ツプ信号発生回路８、ストツプ信号発生回路９の
スイツチはロータリスイツチRSのｃ端子、ｄ端
子にて構成されロータリスイツチRSが所定端子
に切換えられたときに信号を発生させる。ロータ
リスイツチRSは別にａ端子と、ｂ端子とを有
し、ａ端子は音量等の調整の際に使用する連続打
音発生回路１０のスイツチを構成し、ｂ端子は前
記時刻合わせ回路７のスイツチSW₂に直列に接続
されており、時刻合わせ時に当端子に投入される
と時刻合わせが可能となるものである。１１は時
打数設定回路であつて、上記分周回路１からの出
力信号（打音周期パルス信号）を入力させてカウ
ントし、時刻合わせ用の打音周期パルス信号又は
正時用の打音周期パルス信号を所定数減衰回路１
２へ出力設定する。１３は打ち終りの打音のみ、
それ以前の打音間隔より半拍遅らせるために打音
周期パルス信号を処理するための遅延回路であ
り、１４は減衰回路１２の出力信号を増幅してス
ピーカ１５にて時打音を発鳴させるための増幅部
である。

次に本発明の一実施例回路の動作を説明する。
今、電源スイツチ（図示せず）が投入されると、
第４図ａのように電源投入検知部５からパルス信
号が発生して、第４図ｂのようにフリツプフロツ
プFF₁の出力状態を“１”レベルに設定するとと
もに時打数設定回路１１のカウンタC₁をリセツ
トする。次いでロータリスイツチRSをｂ端子に
切換えて、時刻合わせ回路７のスイツチSW₂を投
入すると、時刻合わせ回路７から第４図ｃに示す
パルス信号が出力してフリツプフロツプFF₁が
“０”レベル出力に反転する。フリツプフロツプ
FF₁が“０”レベルに反転すると、分周回路１の
シフトレジスタ１Ａにデータして、ノア回路
NOR₃から第４図ｅのようにパルス信号が出力し
て分周段FF₁₄乃至FF₂₀をリセツトする。そして
分周段FF₁₅のQ₁₅出力が“１”レベルになるまで
の瞬間後（ｍsec単位）に、ナンド回路NAND₁か
ら分周出力たる打音周期パルス信号が第４図ｆの
ように出力され更に遅延回路１３のノア回路
NOR₄，NOR₅を介して、減衰回路１２への出力
されトランスフアゲートTG₂，TG₃をオン、オフ
し、増幅部１４のスピーカ１５を鳴動させる。こ
のとき分周回路２からの音声用クロツク信号は上
記の打音周期パルス信号によるトランスフアゲー
トTG₂，TG₃のオンオフにて変調され所定の音色
を持つ時打音信号となる。さて上記ナンド回路
NAND₁から出力した打音周期パルス信号は同時
に時打数設定回路１１へ入力する。即ち上述のス
イツチSW₂を投入した時点でカウンタC₁がリセ
ツトされ、打音周期パルス信号が第４図ｉのよう
に入力する。この際ノア回路NOR₁の出力パルス
＜第４図ｃ＞が、第４図ｈのようにフリツプフロ
ツプFF₂₁の出力を“０”レベルに設定するた
め、打音周期パルス信号がプリセツトカウンタ
C₂へは入力しないように制御されると同時にカ
ウンタC₁のデータの補数をプリセツトカウンタ
C₂の各ビツトにパラレルセツトする。時刻合わ
せが終了してスイツチSW₂をオフすると、ノア回
路NOR₂からパルス信号が１個、第４図ｄのよう
に出力してカウンタC₁の各ビツトの出力を１個
進める。これは次に正時信号が入つて“時間合わ
せ”した時刻数の次の時刻数を打音するためにカ
ウンタC₁を設定するもので、例えば４時に時刻
合わせを行なうと、カウンタC₁には５個のパル
ス信号が入ると、同時にフリツプフロツプFF₁を
反転させてその出力を“１”レベルに設定する。
従つてナンド回路NAND₁の出力は存在するが、
ノア回路NOR₄の出力、即ち打音周期パルス信号
の外部への出力は停止する。第４図ｇはナンド回
路NAND₂の出力を示す。第４図ｊ乃至ｍはカウ
ンタC₁のQ₁出力、Q₂出力Q₄出力、Q₈出力を示
す。

さてこの状態で、正時信号が入力して正時信号
発生回路６のノア回路NOR₆から第５図ａのよう
にパルス信号が出力してフリツプフロツプFF₁を
反転させその出力を“０”レベルとし、上述の時
刻合わせ同様に打音周期パルス信号をさせる。こ
のとき同時にフリツプフロツプFF₂₁を反転させ
て出力を“１”レベルに設定し、打音周期パルス
がカウンタC₁には入力せず、第５図ｂのように
プリセツトカウンタC₂に入力するように時打数
設定回路１１を制御する。さて上述のように“時
刻合わせ”時に、カウンタC₁のデータの補数が
プリセツトカウンタC₂の各ビツトにパラレルセ
ツトしているため、例えば、今４時に“時刻合わ
せ”された状態ではカウンタC₁には５個、即ち
〔0101〕のデータが存在しており、そのため、プ
リセツトカウンタC₂にはその補数である
〔1010〕が各ビツトにパラレルセツトされてい
る。そこでフリツプフロツプFF₂₁が“１”レベ
ル出力となつた瞬間にプリセツトカウンタC₂の
入力Ｃは“１”レベルとなつてカウンタC₂のＱ
出力へ１個のパルスを送りカウントする。従つて
打音周期パルス信号がプリセツトカウンタC₂へ
入力してくる前に１個カウントするため、各
Q₈，Q₄，Q₂，Q₁の〔1010〕のカウント内容が
〔1011〕となつて、その後打音周期パルス信号が
１個入力する毎にカウント内容が〔1100〕、
〔1101〕、〔1110〕、〔1111〕、〔0000〕のように変わ
り、プリセツトカウンタC₂は減算回路として機
能する。第５図ｃ乃至ｆはプリセツトカウンタ
C₂の各ビツトQ₁，Q₂，Q₄，Q₈出力を示す。即ち
最初に設定した数〔例えば５の補数〕に５を減算
すると０となる。ここで例えば５時を正時打音す
る場合５個の時打音、即ち“打ち終り音”を他の
打音から特徴づけたいという時、その“打ち終り
音”の１個手前の４個目のビツト出力〔1111〕を
使つて、５個目の音を検出することによつて打音
間隔や減衰時間を変えることができるのである。
この〔1111〕を検出するのはナンド回路NAND₃
であつて、〔1111〕にプリセツトカウンタC₂の各
ビツト出力がなかつた時に第５図ｇのように遅延
回路１３への出力を生じ、分周回路１のナンド回
路NAND₁からノア回路NOR₄を介して出力する打
音周期パルス信号を停止させる。一方遅延回路１
３のナンド回路NAND₂は、“打ち終り音”をそれ
までの打音間隔に対して半拍遅らせるために、上
記ナンド回路NAND₁の打音周期パルス信号の出
力と同時にこの出力に半拍遅れて同様な打音周期
パルス信号を出力するもので、時打数設定回路１
１のナンド回路NAND₂に第５図ｇの出力が生じ
ると、ノア回路NOR₃を通じて第５図ｈのように
ナンド回路NAND₂の出力がフリツプフロツプ
FF₂₂，FF₂₃から構成される２ビツトカウンタC₃
へ入力することとなる。このカウンタC₃は打音
周期パルス信号をナンド回路NAND₁からナンド
回路NAND₂へ切換えると同時にこの打音周期パ
ルス信号を時打音用とすると、逆に半拍早い打音
出力となるので、このナンド回路NAND₂からの
打音周期パルス信号を第５図ｉ，ｊのようにカウ
ントして２ビツト目の出力、即ち１個手前の打音
周期パルス信号に対して１ビツト遅らせた信号を
得るようにしたものであり、この打音周期パルス
信号たる出力がノア回路NOR₅を介して時打数設
定回路１１のプリセツトカウンタC₂へ入力して
そのビツト出力を〔1111〕から〔0000〕とする。
従つてノア回路NOR₉から信号が発生し、レジス
タ１２Ａへ入力する。そしてレジスタ１２Ａの出
力によつて第５図ｏのようにノア回路NOR₇に出
力が生じ、フリツプフロツプFF₂₄の出力を
“０”レベルとし、トランスフアゲートTG₁をオ
フとする。このトランスフアゲートTG₁のオフに
よつて減衰ループから抵抗Rgを切離す。即ち減
衰回路１２はコンデンサCOと、抵抗Rhと、抵抗
Rgとの並列回路から減衰ループを構成している
ものであるが抵抗Rgを切離すと、その減衰時定
数はτ＝CO・Rhとなつて大きくなり、減衰時間
が長くなる。従つてプリセツトカウンタC₂のカ
ウンタ内容たる各ビツト出力〔1111〕によつて検
出された“打終り音”はそれ以前の時打音に比し
て長く余韻を持つこととなる。この時打音出力と
同時にレジスタ１２ＡのQg₃出力によつて、打音
停止信号が出力され、フリツプフロツプFF₁の出
力状態を“１”レベルとし、ナンド回路
NAND₁，NAND₂からの打音周期パルス信号をノ
ア回路NOR₄，NOR₈を閉じることにより、各部
への出力を停止させる。同時に上記Qg₃出力をカ
ウンタC₁へ出力して、次の正時の時打数にカウ
ンタ内容を設定する。またこのときフリツプフロ
ツプFF₂₁を反転し“０”レベルとして、カウン
タC₁の内容をプリセツトカウンタC₂にパラレル
セツトするようにゲート１６を開く。このように
して次の正時信号に対してスタンバイするのであ
る。第５図ｋはノア回路NOR₉の出力を示し、同
図ｌ，ｍ，ｎはレジスタ１２Ａ各Qg₁、Qg₂、
Qg₃出力を示し、これらのｍ〜ｏのタイムスケー
ルは拡大している。又第５図ｐは時刻合わせ時を
正時の際の時打音を示す。第１図中P₂，P₃は夫々
クロツクを示す。

従来この種の電子時打回路は第６図、第７図は
電源投入時にスイツチSW₁及びスイツチSW₂に接
続されたコンデンサCY・CZ字を充電していく
際、バウンシングというノイズパルスを発生する
ことがあり、このパルスがシフトレジスタ６Ａ，
７Ａへ入力して、パルス信号が、電源投入検知部
５、正時信号発生回路６、時刻合わせ回路７から
パルス信号が発生するという恐れがあり、また同
様にスイツチSW₁、スイツチSW₂を入力する際に
もチヤタリングが発生することがあり、これがシ
フトレジスタ６Ａ，７Ａを介して、パルス信号が
電源投入検知部５、正時信号発生回路６、時刻合
わせ回路７からパルス信号が発生する原因となつ
て、これらのパルス信号によつて論理誤動作を起
こすという欠点があつた。

本発明は上述の欠点に鑑みて供給したもので、
時刻合わせ信号や正時信号等の信号を発生させる
スイツチ手段の信号発生手段として２ビツト以上
のシフトレジスタと、上記シフトレジスタの２ビ
ツト目以上のビツト出力の発生により打音周期パ
ルス信号の出力を制御するフリツプフロツプの出
力を反転させるゲート回路とを用いるとともに、
上記シフトレジスタのクロツクの幅をスイツチ手
段のオン、オフ時に発生するバウンシングの幅よ
り大きく設定する手段と、電源投入を検知して上
記フリツプフロツプの初期状態を決定するパルス
信号を発生させる電源投入検知手段と、該電源投
入検知手段より発生するパルス信号の発生期間を
スイツチ投入時に発生するバウンシング幅より長
く設定する手段とを備えているので、スイツチ手
段のオン、オフ時に生ずるチヤタリングバウンジ
ングを除去することができ、論理動作上誤動作の
原因がなくなるという効果を奏し、また電源投入
を検出して、打音周期パルス信号の出力を制御す
るフリツプフロツプの初期状態を決定するパルス
信号の時定数をスイツチ投入時に発生するバウン
シング幅より長く設定しているので、バウンシン
グによるノイズパルスが例え発生しても、最終的
には上記のパルス信号にフリツプフロツプの初期
状態を設定することができ何ら回路的には影響を
与えないという効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図、
第３図、第４図、第５図は同上の動作説明用タイ
ムチヤート、第６図、第７図は夫々従来例の回路
図であり、６Ａ，７Ａはシフトレジスタ、FF₁は
フリツプフロツプ、P₁はクロツク、Ｔは周期であ
る。

Claims (1)

【特許請求の範囲】
1. １ 打音周期パルス信号にて変調された音声用ク
   ロツク信号を時打信号として入力し、打音周期パ
   ルス信号の個数に応じた個数の時打音を発鳴する
   発鳴手段と、打音周期パルス信号をカウントして
   現在正時数に時打数を制御し且つ次の正時数に対
   応した時打数をプリセツトする時打論理手段とを
   有した電子時打回路において、時刻合わせ信号や
   正時信号等の信号を発生させるスイツチ手段の信
   号発生手段として２ビツト以上のシフトレジスタ
   と、上記シフトレジスタの２ビツト目以上のビツ
   ト出力の発生により打音周期パルス信号の出力を
   制御するフリツプフロツプの出力を反転させるゲ
   ート回路とを用いるとともに、上記シフトレジス
   タのクロツクの幅をスイツチ手段のオン、オフ時
   に発生するバウンシングの幅より大きく設定する
   手段と、電源投入を検知して上記フリツプフロツ
   プの初期状態を決定するパルス信号を発生させる
   電源投入検知手段と、該電源投入検知手段より発
   生するパルス信号の発生期間をスイツチ投入時に
   発生するバウンシング幅より長く設定する手段と
   を備えたことを特徴とする電子時打回路。