JPS6041311B2 - 電子時打回路 - Google Patents

Description

【発明の詳細な説明】

本発明は電子回略によって当該正時に対応する時打音を
発ｑ島させることができる電子時打回路に関する。 従来のこの種の電子時打回路は最終時打音とそれ以前の
時打青を区別するために単に最終時打音の余韻を長く持
たせているにすぎなかったため、最終時打音とそれ以前
の時打青との間に際立った区別がなかった。 本発明は上述の問題点に鑑みて為したもので、その目的
とするところは最終時打音の音量を大きくし、且つ余韻
を長く持たせて最終時打昔とそれ以前の時打音とを明瞭
に識別できるようにした電子時打回路を提供するにある
。 以下本発明を実施例によって説明する。 第１図は一実施例の全体回路図を示す。図中１は水晶発
振子×Ｌを用いた水晶発振回路であって、基本周波数信
号を発振出力する。２は２＄段の分周段ＦＦ．〜ＦＦ２
３からなる分周回路であって、この分周回路２は分周段
ＦＦ３の出力を分周回路４へ入力し、また分間段ＦＦ３
より後段の分周段ＦＦ，５の出力を分周回路５へ入力し
ている。 更にまた分間段ＦＦ２３の出力は運針用モータ駆動回路
３への出力するようになっている。分周回路４は、分周
段ＦＦ３の出力信号を更に６段の分周段ＦＦ２４〜ＦＦ
均にて分周し、この最終分周段ＦＦ２９の出力を分周回
路６並びに分周回路７へ夫々入力し、分周回路６にあっ
ては、３段の分周段ＦＦ３ｏ〜ＦＦ滋にて分周し、第１
の音声用の信号周波数ｆ，を得る。一方分周回路７にあ
っては５段の分周段ＦＦ３８〜ＦＦ３７によって、第２
の音声用の信号周波数ｆ２を得る。これらの両信号周波
数ｆ，，ｆ２はノアア回路ＮＯＲ，へ入力して音声用ク
ロック信号として取出されることとなる。一方分周回路
５は８段の分周段ＦＦ３８〜ＦＦ４５を有し、これらの
分周段ＦＦ斑〜ＦＦ４５並びに付加したナンド回路ＮＡ
ＮＤ，，ＮＡＮＤ２にて論理処理して打音周期を決定す
る為の打音周期パルス信号を発生させる。モータ駆動回
路３は、ナンド回路ＮＡＮＤ４〜ＮＡＮＤ６等の回路に
て論理処理し、インバータＩＮ．，ＩＮ２から出力する
パルス信号にて、パルスモータ（図示せず）を駆動し、
運針を行なうものである。図中８は電源スイッチ（図示
せず）を投入したときにこれを検出してパルス信号を出
力する電源投入検知部であり、この電源投入検知部８の
パルス信号にてフリップフ。ツプＦ，の初期出力を“１
”に決定する。９は正時信号が入力すると動作する正時
信号発生回路で、この正時信号発生回路９は正時信号ス
イッチＳＷ，を正時信号の入力と同時にオンして、信号
を出力する。 １川ま時刻合わせ回路であって、スイッチＳＷ２を投入
すると、上記フリップフロップＦ，の出力を“０”のレ
ベルに設定するための信号を出力する。 １１は時打音を１個のみに設定するスキップ信号発生回
路であり、また１２は時打音を無発生に設定するストッ
プ信号発生回路で、、 これらのスキップ信号発生回路
１１、ストップ信号発生回路１２のスイッチはロータリ
ースイッチＲＳのｃ端子、ｄ端子にて構成され。 ータリースィツチＲＳの切襖接点ｒが所定端子に切換え
られたときに信号を発生させる。ロータリースイッチＲ
Ｓは別にａ端子と、ｂ端子とを有し、ａ端子は任意に連
続時打音を発生させるための連続時打音発生回路１３の
スイッチを構成し、ｂ端子は前記時刻合わせ回路１０の
スイッチＳＷ２に直列に接続されており、音量調整時に
はａ端子に、時刻合わせ時にはｂ端子に合わせれば夫々
の動作を行なうことができる。１４は時打数設定回路で
あって、上記分周回路５からの出力信号（打音周期パル
ス信号）を制御回路１５のノア回路ＮＯＲ２を介して入
入させてカウントし、時刻合わせ用の打責問期パルス信
号又は正時用の打音周期パルス信号を所定数だけ減衰回
路１６へ出力設定する。 １７は打終りの打音のみ、それ以前の打音間隔より半拍
遅らせるために打音周期パルス信号を処理するための遅
延回路であり、１８は減衰回路１６の出力信号を増幅し
てスピーカ１９にて時打音を発母島三；せるための増幅
部である。 上記制御回路１５はスキップ信号発生回路１１の出力と
、打音周期パルス信号と、上記連続時打音発生回路１３
のシフトレジスタＩ３ａのＱ，出力を／ア回路ＮＯＲ２
にて／アゲートするもので、Ｑ，出力が“１”レベルで
あれば、又はスキップ信号発生回路１１の出力が“１”
レベルであれば打音周期パルス信号は時打数設定回路１
４には入力しないこととなる。次に本発明電子時打回路
の動作を第２図並びに第３図のタイムチャートにて詳説
する。 今、電源スイッチ（図示せず）が投入されると、第２図
ａのように電源投入検知部８からパルス信号が発生して
、第２図ｂのようにフリップフロップＦ．の出力状態を
“１”レベルに設定する。 次いでロータリースイッチＲＳをｂ端子に切換えて、時
刻合わせ回路１０のスイッチＳＷ２を投入すると、時刻
合わせ回路１０から第２図ｃに示すパルス信号Ｑが出力
してフリップフロツプＦ，が“０”レベル出力に反転す
る。フリツプフロップＦ，が“０”レベルに反転すると
、シフトレジスタ２川こデータ入力して、ノア回路ＮＯ
Ｒ５から第２図ｅのようにパルス信号が出力して分周回
路５の分競殿ＦＦ斑乃至ＦＦ４５をリセットする。そし
て分周段ＦＦ４ｏのＱ４。出力が“１’’レベルになる
までの瞬間後（ｍ ｓｅｃ単位）に、ナンド回路ＮＡＮ
Ｄ，から分間出力たる打音周期パルス信号が第２図ｆの
ように出力され、更に遅延回路１７のノア回路ＮＯＲ３
，ＮＯＲ４を介して、減衰回路１６へ出力されトランス
フアゲートＴＧ２，ＴＧ３をオン、オフし、増幅部１８
のスピーカ１９を鳴動させる。このときノア回路ＮＯＲ
，からの音声用クロック信号は、アンド回路ＡＮＤ，、
オア回路ＯＲ２からなる論理回路を介して減衰回路１６
に入力して上記の打音周期パルス信号によるトランスフ
アゲートＴＣ２，ＴＧ３のオンオフにて変調され所定の
音色を持つ時打青信号となる。ところで打音周期パルス
信号のパルス幅は分周段ＦＦ斑〜ＦＦ４５によって決ま
る。尚また分周回路４のィンバータＩＮ３，ＩＮ４並び
に分周回路７のィンバータＩＮ５，ＩＮ６、分周回路５
のィンバー夕ｍ？，ＩＮ８によって各分周回路４，５，
７の各分周段のりセット幅を多くしてカゥンタ動作を確
実にしている。更に分周回略７のインバータＩＮ９〜Ｉ
Ｎ，２はカウンタハサ−ト、所謂パルスタイミングの重
なりによって生じるひげ状パルスが起こす誤カウンタ動
作を防止する。さて上記ナンド回路ＮＡＮＤ，から出力
した打昔周期パルス信号は同時にノア回路ＮＯＲ３，Ｎ
ＯＲ４を介して時打数設定回路１４へ入力する。即ち上
述のスイッチＳＷ２の投入時点でカウンタＣ，がリセッ
トされ、打音周期パルス信号が第２図ｉのように入力す
る。この際ノア回路ＮＯＲ６のパルス回路Ｑ〈第２図ｃ
＞が、第２図ｈのようにフリツプフロップＦ２の出力を
“０”レベルに設定するため、打音周期パルス信号がプ
リセットカウンタＣ２へは入力しないように制御される
と同時にカウンタＣ．のデータの補数をプリセットカウ
ンタＣ２の各ビットにパラレルセットする。時刻合わせ
が終了してスイッチＳＷ２をオフすると、ノア回路ＮＯ
Ｒ７からパルス信号８が１個第２図ｄのように出力して
カウンタＣ，の各ビットの出力を１個進める。これは次
に正時信号が入って、“時刻合わせ”した時刻数の次の
時刻数を打音するためにカウンタＣ，を設定するもので
、例えば４時に時刻合わせを行なうとカウンタＣ，には
５個のパルス信号が入ると同時にフリップフロップＦ，
を反転させてその出力を“１’’レベルに設定する。従
ってナンド回路ＮＡＮＤ，の出力は存在するが、ノァ回
路ＮＯＲ３の出力、即ち打昔周期パルス信号の各部への
出力は停止する。第２図ｊ乃至ｍはカゥンタＣ，のＱ．
出力、Ｑ２出力、Ｑ４出力、Ｑ８出力を示す。さてこの
状態で、正時信号が入力して正時信号発生回路９のノア
回路ＮＯＲ８から第３図ａのようにパルス信号が出力し
てフリップフロップＦ，を反転させその出力を“０”レ
ベルとし、上述の時刻合わせと同様に周期パルス信号を
出力させる。このとき同時にフリップフロップＦ２を反
転させて出力を“１”レベルに設定し、打音周期パルス
信号がカゥンタＣ，には入力せず、第３図ｂのようにプ
リセットカウンタＣ２に入力するように時打数設定回路
１４を制御する。さて上述のように、“時刻合わせ”時
に、カゥンタＣ，のデータの補強がプリセットカウンタ
Ｃ２の各ビットにパラレルセットしているため、例えば
、今４時に“時刻合わせ”された状態ではカゥンタＣ．
には５個、即ち〔ｏｌｏｌ〕のデータが存在しており、
そのため、プリセツトカウンタＣ２にはその補数である
〔１０１０〕が各ビットにパラレルセットされている。
そこでフリツプフロツプＦ２が“１”レベルに出力とな
った瞬間にプリセットカウンタＣ２の入力Ｃは“１”レ
ベルとなってカウンタＣ２のＱ，出力へ１個のパルスを
送ってカウントする。従つて打音周期パルス信号がカウ
ンタＣ２へ入力してくる前に１個カウントするため、各
Ｑ８，Ｑ４，Ｑ２，Ｑ，の〔１０１０〕のカウント内容
が〔１０１１〕となって、その後打音周期パルス信号が
１個入力する毎にカウント内容が〔１１００〕、〔１１
０１〕、〔１１１０〕、〔１１１１〕、

〔００００〕の
ように変わり、プリセットカウンタＣ２は減算回路とし
て機能する。第３図ｃ乃至ｆはプリセットカウンタＣ２
の各ビットＱ，，Ｑ２，Ｑ，Ｑ８出力を示す。即ち最初
に設定した数〔例えば５の橘数〕に５を減算すると０と
なる。ここで例えば５時を正時打音する場合５個の時打
音、即ち“打ち終り音”を他の打音から特徴づけたいと
いう時、その“打ち終り音”の１個手前の４個目のビッ
ト出力〔１１１１〕を使って、５個目の音を検出するこ
とによって打音間隔や減衰時間を変えることができるの
である。この〔１１１１〕を検出するのはナンド回路Ｎ
ＡＮＤ３であって、〔１１１１〕にプリセットカウンタ
Ｃ２の各ビット出力がなった時に第３図ｇのように遅延
回路１７への出力を生じ、ナンド回路ＮＡＮＤ．からノ
ア回路ＮＯＲ３を介して出力する打音周期パルス信号を
停止させる。一方ナンド回路ＮＡＮＤ２は、“打ち終り
音”をそれまでの打音間隔に対して半拍遅らせるために
、上記ナソド回路ＮＡＮＤ，の打音周期パルス信号の出
力と同時にこの出力に半拍遅れて同様な打音周期パルス
信号を出力するもので、時打数設定回路１４のナンド回
路ＮＡＮＤ３に出力が生じると、ノア回路ＮＯＲ９を通
じて第３図ｈのようにナンド回路ＮＡＮＤ２の出力がフ
リツプフロツプＦＦ４６，ＦＦ４７から構成される２ビ
ットのカゥンタＣ３へ入力することとなる。このカゥン
タＣ３は打音周期パルス信号をナンド回路ＮＡＮＤ．か
らナンド回路ＮＡＮＤ２へ切換えると同時にこの打音周
期パルス信号を時打音用とすると、逆に半拍早い打音出
力となるので、このナンド回路ＮＡＮＤ２からの打音周
期パルス信号を第３図ｉ，ｊのようにカウントして２ビ
ット目の出力、即ち１個手前の打音周期パルス信号に対
して１ビット遅らせた信号を得るようにしたものであり
、この打音周期パルス信号たる出力がノア回路ＮＯＲ４
と制御回路１５とを介して時打数設定回路１４のプリセ
ットカゥンタＣ２へ入力してそのビット出力を〔１１１
１〕から

〔００００〕とする。従ってオア回路ＯＲ，か
ら信号が発生し、レジスタ２１へ入力する。してレジス
夕２１の出力によって第３図ｏのようにノア回路ＮＯＲ
，ｏに出力が生じ、フリツプフロツプＦ３の出力を“０
”レベルとする。このためへ第５図ｂのように上記アン
ド回路ＡＮＤ，の一入力のレベルが‘１０”となるとと
もにノア回路ＮＯＲ，．の一入力のレベルが“０”レベ
ルとなる。従っていままで、アンド回路ＡＮＤ．，オア
回路ＯＲ２を介して減衰回路１６へ出力していた音声用
クロツク信号は、ノア回路ＮＯＲ，．を介してオア回路
ＯＲ２へ入力するが、オア回路ＯＲ２の他入力が“０’
’レベルとなるため、オンデュテイとオフデュテイとが
反転した音声用クロック信号となって減衰回路１６へ入
力することとなる。一方フリツプフロップＦ３の出力が
“０”レベルとなると、トランスフアゲートＴＧ，がオ
フとなる。このトランスフアゲートＴＧ，のオフによっ
て減衰ループから抵抗Ｒｇを切離す。即ち減衰回路１６
はコンデンサＣＯと、抵抗Ｒｈと、抵抗Ｒｇとの並列回
路から減衰ループを構成しているものであるが抵抗Ｒｇ
を切離すと、その減衰時定数はｙ＝Ｃ○・Ｒｈとなって
大きくなり、減衰時間が長くなる。従ってプリセットカ
ウンタＣ２のカウンタ内容たる各ビット出力〔１１１１
〕によって検出された“打ち終わり音”はそれ以前の時
打音に比して長く余韻を持つこととなるとともに音声用
クｏック信号のオンデュティが長くなるため増中器１８
の駆動電流が大きくなって大きな音圧しベルの音となる
。 第５図ａは一部を省略した打音周期パルス信号、同図ｃ
は減衰した時打音信号、同図ｄはノア回路ＮＯＲ，から
出力する音声用クロック信号、同図ｅはノア回路ＮＯＲ
，，から出力する信号、同図ｆはアンド回路ＡＮＤ，か
ら出力する信号、同図ｇはオア回路ＯＲ２から出力する
信号を示す。尚第５図ｅ〜ｇは同函ａ〜ｃに比してタイ
ムスケールを拡大している。さて最終時打音の出力と同
時にレジスタ２１のＱｇ３出力によって打音停止信号が
出力されフリップフロップＦ，の出力状態を“１”レベ
ルとし、ナンド回路ＮＡＮＤ，，ＮＡＮＤ２からの打音
周期パルス信号をノア回路ＮＯＲ３，ＮＯＲ９を閉じる
ことにより、各部への出力を停止させる。同時に上記Ｑ
ｇ３出力をカウンタＣ，へ出力して、次の正時の時打数
にカウンタ内容を設定する。またこのときフリップフロ
ップＦ２を反転して“０”レベルとして、カウンタＣ，
の内容をプリセツトカウンタＣ２にパラレルセットする
ようにゲート２２を開に、このようにして次の正時信号
に対してスタンバイするのである。第３図ｋ‘よオア回
路ＰＲ，の出力を示し、同図１，ｍ，ｎはしジスタ２
１の各Ｑｇ，，Ｑｇ２，Ｑｇ３出力を示し、また同図ｏ
はノア回路ＮＯＲ，ｏの出力を示し、またこれらの同図
ｍ〜ｏのタイムスケールは拡大してある。また第３図ｐ
は時刻合わせ時と正時の際の時打音周期パルス信号を示
す。本発明は、オフデュティがオンデュティより長い音
声用クロック信号を最終時打音に対応する打音周期パル
ス信号の入力タイミング反転させるので、スピーカを駆
動する駆動電流を大きくして最終時打音の音量を大きく
することができ、また発鴫手段に設けた減衰回路のコン
デンサ、抵抗からなる時定数要素の抵抗値を減衰時間が
長くなるように減衰回路を制御するので、最終時打音の
減衰時間を大きくすることができ、その結果最終時打音
が音量と減衰時間の二要素によって最終時打音以外とは
明瞭に識別することができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例の全体回路図、第２図乃至第
３図は同上の全体回路の動作説明用タイムチャート、第
４図は同上の要部回路の動作説明図であり、１１は時打
数設定回路、１５はスピ−力、１６は減衰回路、ＣＯは
コンデンサ、Ｒｇ，Ｒｈは抵抗である。 第１図 第４図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. １ 打音周期パルス信号の入力のタイミングで音声用ク
   ロツク信号を減衰させて時打音信号として入力し、打音
   周期パルス信号の個数に応じた個数の時打音を発鳴する
   発鳴手段と、打音周期パルス信号をカウントして現在正
   時に時打数を制御し且つ次の正時数に対応した時打数を
   プリセツトする時打論理手段とを有した電子時打回路に
   おいてオフデユテイがオンデユテイより長い音声用クロ
   ツク信号を最終時打音に対応する打音周期パルス信号の
   入力タイミングで反転させるとともに発鳴手段に設けた
   減衰回路のコンデンサ、抵抗からなる時定数要素の抵抗
   値を減衰時間が長くなるように減衰回路を制御すること
   を特徴とする電子時打回路。