JPS62154663A - 電圧発生回路 - Google Patents
電圧発生回路Info
- Publication number
- JPS62154663A JPS62154663A JP60294145A JP29414585A JPS62154663A JP S62154663 A JPS62154663 A JP S62154663A JP 60294145 A JP60294145 A JP 60294145A JP 29414585 A JP29414585 A JP 29414585A JP S62154663 A JPS62154663 A JP S62154663A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- junction diode
- rectifying device
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（分 野）
本発明はＭＯＳ集槓回路に内蔵される電圧発生回路に関
する。
する。
（従来技術）
従来ＭＯＳ集積回路においては、チップ士に基板バイア
ス発生回路や、亀流蛋圧りり筒い電圧を発生する昇圧回
路が用いられている。これらの回路は、第１図に示すよ
うに、チャージポンプ回路１０と整流素子２０と平滑コ
ンデンサー３０とから成るが、整流素子としては、ＭＯ
Ｓ）ランシスターが本来ユニポーラ−であり、四−チッ
プ上にアノードが独立したＰＮ接合ダイオードが得られ
ないため、ＭＯＳ）ランシスターのゲートとドレインを
接続してこれをアノードとし、ソースをカソードとした
ＭＯＳダイオードが用いられてきた。しかしＭＯＳダイ
オードはソースと基板間の電位がバックゲートバイアス
として働き■Ｔ（スレショールド電圧）を上昇させるた
め、整流素子による順方向電圧降下が大きくなり高い電
圧の発生が困難になるという欠点がめった。
ス発生回路や、亀流蛋圧りり筒い電圧を発生する昇圧回
路が用いられている。これらの回路は、第１図に示すよ
うに、チャージポンプ回路１０と整流素子２０と平滑コ
ンデンサー３０とから成るが、整流素子としては、ＭＯ
Ｓ）ランシスターが本来ユニポーラ−であり、四−チッ
プ上にアノードが独立したＰＮ接合ダイオードが得られ
ないため、ＭＯＳ）ランシスターのゲートとドレインを
接続してこれをアノードとし、ソースをカソードとした
ＭＯＳダイオードが用いられてきた。しかしＭＯＳダイ
オードはソースと基板間の電位がバックゲートバイアス
として働き■Ｔ（スレショールド電圧）を上昇させるた
め、整流素子による順方向電圧降下が大きくなり高い電
圧の発生が困難になるという欠点がめった。
（目 的）
本発明の目的はＭＯＳ集積回路上に整流素子による電圧
降下の少ない効率の良い電圧発生回路を実現することに
ある。
降下の少ない効率の良い電圧発生回路を実現することに
ある。
（構成）
本発明によればチャージポンプ回路と整流素子と平滑コ
ンデンサーとから成るモノリシ、りＭＯＳ集積回路上の
電圧発生回路において、整流素子としてＰＮ接合ダイオ
ードを用いたことを特徴とする電圧発生回路が得られる
。ＰＮ接合ダイオードはＣＭＯＳ集積回路内のウェル領
域と、ウェル領域内に拡散された逆極性拡散層が用いら
れる。
ンデンサーとから成るモノリシ、りＭＯＳ集積回路上の
電圧発生回路において、整流素子としてＰＮ接合ダイオ
ードを用いたことを特徴とする電圧発生回路が得られる
。ＰＮ接合ダイオードはＣＭＯＳ集積回路内のウェル領
域と、ウェル領域内に拡散された逆極性拡散層が用いら
れる。
５ＯＩ（シリコン・オン拳インシュレーター）構造を持
つＭＯＳ集積回路においては、ウェル領域の代りに隣接
するＰ拡散とへ拡散領域によるＰＮ接合ダイオードが利
用できる。
つＭＯＳ集積回路においては、ウェル領域の代りに隣接
するＰ拡散とへ拡散領域によるＰＮ接合ダイオードが利
用できる。
（実施例）
次に、本発明の実施例によって動作を説明する。
第２図は本発明の一実施例の等価回路図で１０はチャー
ジポンプ回路、２１はＰＮ接合ダイオード、３０は平滑
コンデンサーである。第３図は第２図のＰＮ接合ダイオ
ード２１をＣＭＯＳ集積回路上に実現した場合の断面図
を示す。第３図において４０はＰ形シリコン基板、２３
はＮ形拡散によるＮウェル、２２はＮウェル内に拡散さ
れたＰ形拡散領域、２４はＮウェルと金属配線との接続
を良好にするための高濃度Ｎ接散領域、４１はシリコン
酸化膜、４２ 、４３は金属配線層である。整流素子と
してのＰ Ｎ接合ダイオードはＮウェル内のＰ形拡散領
域をアノードとし２て、４２の金属配線によってチャー
ジポンプ回路に接続され、Ｎウェルをカソードとしで、
４３の金属配線によって平滑コンデンサーに接続され、
出力として取り出される。 ２３のＮウェルと４０のＰ
形シリコン基板との間のＰＮ接合容量は平滑コンデンサ
ーとして利用することができる。
ジポンプ回路、２１はＰＮ接合ダイオード、３０は平滑
コンデンサーである。第３図は第２図のＰＮ接合ダイオ
ード２１をＣＭＯＳ集積回路上に実現した場合の断面図
を示す。第３図において４０はＰ形シリコン基板、２３
はＮ形拡散によるＮウェル、２２はＮウェル内に拡散さ
れたＰ形拡散領域、２４はＮウェルと金属配線との接続
を良好にするための高濃度Ｎ接散領域、４１はシリコン
酸化膜、４２ 、４３は金属配線層である。整流素子と
してのＰ Ｎ接合ダイオードはＮウェル内のＰ形拡散領
域をアノードとし２て、４２の金属配線によってチャー
ジポンプ回路に接続され、Ｎウェルをカソードとしで、
４３の金属配線によって平滑コンデンサーに接続され、
出力として取り出される。 ２３のＮウェルと４０のＰ
形シリコン基板との間のＰＮ接合容量は平滑コンデンサ
ーとして利用することができる。
このように構成されたＣＭＯＳ集積回路内の電圧発生回
路においては、チャージポンプ回路１０で発生された交
流分を含む高電圧をＰＮ接合ダイオード２１によって整
流し、平滑コンデンサー３０に充電すると共に負荷に供
給するが整流素子としてＰＮ接合ダイオードを用いてい
るため、チャージポンプ回路から平滑コンデンサーへの
間における電圧降下は０．７ Ｖ程度で済む。一方ＭＯ
Ｓトランジスターをダイオード接続した第１図の回路で
はＭＯＳトランジスターのＶＴがバックゲートバイアス
によって変わるため、電圧発生回路の出力電圧が低い間
はこの区間の電圧降下はＩＶ程度で済むが、高い出力電
圧を得ようとすると、電圧降下が２Ｖ〜３ｖと大きくな
る。
路においては、チャージポンプ回路１０で発生された交
流分を含む高電圧をＰＮ接合ダイオード２１によって整
流し、平滑コンデンサー３０に充電すると共に負荷に供
給するが整流素子としてＰＮ接合ダイオードを用いてい
るため、チャージポンプ回路から平滑コンデンサーへの
間における電圧降下は０．７ Ｖ程度で済む。一方ＭＯ
Ｓトランジスターをダイオード接続した第１図の回路で
はＭＯＳトランジスターのＶＴがバックゲートバイアス
によって変わるため、電圧発生回路の出力電圧が低い間
はこの区間の電圧降下はＩＶ程度で済むが、高い出力電
圧を得ようとすると、電圧降下が２Ｖ〜３ｖと大きくな
る。
以上述べたように、本発明によると、ＣＭＯＳ集積回路
内のウェル内のＰＮ接合、或はＳＯＩ構造によって得ら
れる独立したＰＮ接合ダイオード管整流素子として利用
することによって効率よく高い出力電圧を持つ電圧発生
回路を実現することができる。ここではＰ形基板上のＮ
ウェル方式のＣＭＯＳ集積回路について説明したが、Ｎ
形基板上のＰウェル方式ＣＭＯＳ集積回路でも同様に応
用可能でろる。この場合′電圧発生回路の出力は負電圧
となる。また、Ｎ〜１０８．ＰＭＯＳ，ＳＯＩ 構造等
においてもアノードとカソードの独立したＰＮ接合ダイ
オードが使えれば同様の回路を構成できる。
内のウェル内のＰＮ接合、或はＳＯＩ構造によって得ら
れる独立したＰＮ接合ダイオード管整流素子として利用
することによって効率よく高い出力電圧を持つ電圧発生
回路を実現することができる。ここではＰ形基板上のＮ
ウェル方式のＣＭＯＳ集積回路について説明したが、Ｎ
形基板上のＰウェル方式ＣＭＯＳ集積回路でも同様に応
用可能でろる。この場合′電圧発生回路の出力は負電圧
となる。また、Ｎ〜１０８．ＰＭＯＳ，ＳＯＩ 構造等
においてもアノードとカソードの独立したＰＮ接合ダイ
オードが使えれば同様の回路を構成できる。
第１図は従来のＭＯＳ）ランシスターを整流素子として
用いた電圧発生回路、第２図は本発明の一実施例の等価
回路図、第３図はＰＮ接合ダイオードの断面図である。 図において１０はチャージポンプ回路、２０ＦｉＭＯＳ
ダイオード、３ｏは平滑用コンデンサー、２２ＨＰＮ接
合ダイオード、２２はＰ形拡散領域、２３はＮウェル、
２４は高濃度Ｎ影領域、４０はＰ形シリコン基板、４１
はシリコン酸化膜、４２゜４３Ｖｉ金属配線を示す。 代理人 弁理士 内 原 晋 ｆ’、ｌ：゛・
−
用いた電圧発生回路、第２図は本発明の一実施例の等価
回路図、第３図はＰＮ接合ダイオードの断面図である。 図において１０はチャージポンプ回路、２０ＦｉＭＯＳ
ダイオード、３ｏは平滑用コンデンサー、２２ＨＰＮ接
合ダイオード、２２はＰ形拡散領域、２３はＮウェル、
２４は高濃度Ｎ影領域、４０はＰ形シリコン基板、４１
はシリコン酸化膜、４２゜４３Ｖｉ金属配線を示す。 代理人 弁理士 内 原 晋 ｆ’、ｌ：゛・
−
Claims (1)
- チャージポンプ回路と整流素子と平滑コンデンサーとか
ら成るモノリシックＭＯＳ集積回路上の電圧発生回路に
おいて、整流素子としてＰＮ接合ダイオードを用いたこ
とを特徴とする電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294145A JPS62154663A (ja) | 1985-12-26 | 1985-12-26 | 電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294145A JPS62154663A (ja) | 1985-12-26 | 1985-12-26 | 電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154663A true JPS62154663A (ja) | 1987-07-09 |
Family
ID=17803891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294145A Pending JPS62154663A (ja) | 1985-12-26 | 1985-12-26 | 電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154663A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810668A1 (en) * | 1996-05-30 | 1997-12-03 | Nec Corporation | Silicon on insulator master slice semiconductor integrated circuit |
| WO2000008759A1 (fr) * | 1998-08-03 | 2000-02-17 | Hitachi, Ltd. | Circuit integre a mos |
| JP2012023177A (ja) * | 2010-07-14 | 2012-02-02 | Renesas Electronics Corp | チャージポンプ回路、不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム |
-
1985
- 1985-12-26 JP JP60294145A patent/JPS62154663A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810668A1 (en) * | 1996-05-30 | 1997-12-03 | Nec Corporation | Silicon on insulator master slice semiconductor integrated circuit |
| WO2000008759A1 (fr) * | 1998-08-03 | 2000-02-17 | Hitachi, Ltd. | Circuit integre a mos |
| JP2012023177A (ja) * | 2010-07-14 | 2012-02-02 | Renesas Electronics Corp | チャージポンプ回路、不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム |
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