JPS6215934A

JPS6215934A - 画像生成装置

Info

Publication number: JPS6215934A
Application number: JP15546985A
Authority: JP
Inventors: Chitoshi Hibino; 日比野　千俊; Atsushi Arimoto; 有本　篤
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1985-07-15
Filing date: 1985-07-15
Publication date: 1987-01-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は画像生成装置に係り、伝送される画像情報内の
画像データを画像メモリに記憶し、この画像メモリより
読み出される画像データよりアナログの映像信号を得て
出力する画像生成装置に関する。

従来の技術］ンパクトディスク上には第２図（Ａ）に示す如きフレ
ーム・フォーマットでディジタル信号が記録されている
。第２図（Ａ）において、１フレームは５８８チヤンネ
ル・ビットよりなり、フレームの先頭には２４チヤンネ
ル・ビットのフレーム同期信号５ＹＮＣが設けられてい
る。フレーム同期信号５ＹＮＣに続いて各１４チヤンネ
ル・ビット構成のデータワードＷｏ−Ｗ３２が設けられ
、フレーム同期信号５ＹＮＣ及びデータワードＷｏ〜Ｗ
３２夫々の間には３チヤンネル・ビットの接続ビットＣ
が設けられている。上記各１４チヤンネル・ビットのデ
ータワードＷ　ｏ　＝　Ｗ　３２夫々はＥＦＭ（エイト
・ツー・フォーティン）復調されると８ピツトに変換さ
れ、この８ビツトはシンボルと称せられている。上記の
データワードＷｏ〜Ｗ３２のうちデータワードＷｏには
１シンボルのサブコードが記録され、残りのデータワー
ドＷ１〜Ｗ３２に２４シンボルのオーディオデータと８
シンボルの誤り訂正用データとが記録されている。コン
パクトディスクより再生されたディジタル信号は上記の
フレーム単位で伝送され、そのフレーム周期は７３５０
ＨＺである。上記のサブコードを構成する１シンボル（
＝８ビット）は１ビツト毎にＰ、Ｑ。

Ｒ，Ｓ、Ｔ、ＬＪ、Ｖ、Ｗと称されている。ビットＰ、
Ｑは従来よりタイムコードして使用され、ビットＲ〜Ｗ
は従来使用されていなかったが最近グラフィック表示に
利用する規格が決定された。

サブコードは第２図（Ｂ）に示す如く９８フレ一ム分の
シンボルで１データブロックを構成し、その周期は７５
　ＨＺ　（＝　７３５０ＨＺ　÷９８　）となり、比較
的遅い伝送ビットで伝送される。上記のデータブロック
の最初の２シンボルはサブコードシンクＳ０，８１とさ
れている。残りの９６シンボルのビットＰ、Ｑはタイム
コードとして使用され、画像情報であるビットＲ〜Ｗは
各２４シンボル毎に４つのパックに分割される。各バッ
クは第２図（Ｃ）に示す如く、０１シンボルの６ビツト
（ビットＲ−Ｗ）がビットＲ−Ｗの使用状況を表わすモ
ード及びアイテムを表わす。このモード及びアイテム夫
々の各ビットが”ｏｏｏ　　ｏｏｏ”のときゼロモード
で従来通りの未使用を表わし、また“００１　００１”
のときテレビジョン・グラフィック・モードを表わす。

１番シンボルの６ビツトは命令（インストラクション）
が入っている。この命令は単一色クリア、ボーダー色設
定。

フォント単位の描画、スクロール、カラー・ルック・ア
ップ・テーブル（以下ｒｃＬＵＴＪと略す）書込等の描
画コマンドがある。次の２番、３番シンボルは夫々の６
ビツトは制御データである０番。

１番シンボルに対する誤り訂正用のパリティＱｏ。

ＱＩである。４番〜１９番シンボルの各６ビツトは画像
データ及び描画情報が入るデータフィールドとして用い
られる。例えば命令がフォント単位の描画コマンドであ
る場合、４番シンボルには背景色の≠−夕が入り、５番
シンボルには前面色（例えば文字の色）のデータが入り
、６番シンボル、７番シンボル夫々に画面上の縦方向位
置、横方向位置夫々のデータが入る。また、８番〜１９
番シンボルの１２個のシンボル夫々の６ビツトには横６
ドツト×縦１２ドツトで構成される１フォント分の画像
データが入る。この画像データは例えば“ＯＩＩが背景
色、１″が前面色に対応するものである。更に２０番〜
２３ｉ＃シンボル夫々の６ビツトは上記０番〜１９番シ
ンボルに対する誤り訂正用のパリティＰａ　、Ｐ＋　、
Ｐ２．Ｐ３である。

コンパクトディスクプレーヤで再生され、かつ分離され
たインターリーブを受けているサブコードは画像生成装
置にシリアルに伝送される。画像生成装置では伝送され
た丈ブコードをまずディンターリーブして第２図（Ｃ）
に示す形式に変換する。更にパリティＰ０〜Ｐ３及びＱ
ｏ　、Ｑ＋による誤り検出及び誤り訂正が行なわれる。

この後、パックの０番、１番シンボルに入っている命令
等の解読が行なわれる。例えば、上記フォント単位の描
画コマンドによって一画面分の画像データを記憶するビ
デオ・ランダム・アクセス・メモリ（以下ｒＶ−ＲＡＭ
Ｊと略す）に画像データが劇き込まれる。このＶ−ＲＡ
Ｍから順次読み出される画像データはカラー・ルック・
アップ・テーブル（以下ｒｃＬＵＴＪと略す）で３つの
原色データに変換され、各原色データはＤ／Ａ変換され
てアナログの原色信号とされモニタ受像機に供給される
。

ところで第３図に示すモニタ受像機の画面上にはボーダ
一部１に囲まれて表示部２が表示される。

表示部２は横方向に４８フォント分２８８ドツトで縦方
向に１６フオント分１９２ドツトが表示される。

ところで、従来よりディジタル信号の所定区間に同期信
号、誤り検査符号及び誤り訂正符号等の冗長ビットを付
加して１データブロックとしデータブロック単位で伝送
されるディジタルデータのシンドロームを算出して符号
誤りの有無を検出し、更にエラーがあるとき補正データ
を算出して入力ディジタルデータに加算して符号誤りの
訂正された正しいディジタルデータを復元することが行
なわれている。このようなエラー訂正方式は例えば特開
昭５８−１１１１０９号（特願昭５６−２０８５３８号
）にて開示されたもの等である。

発明が解決しようとする問題点上記従来のエラー訂正方式では例えばｎワードのデータ
中の２ワードの符号誤りがあった場合、誤りの場合を示
すｉ、ｊの２つの変数を夫々Ｏ〜ｎの間で変化させる必
要があり、ソフトウェア処理では時間がかかるため、画
像生成装置においてはハードウェアで誤り訂正せざるを
得ないという問題点があった。また、３ワ一ド以上の符
号誤りが検出された場合にはそのフレームのディジタル
データを訂正不可能として除去しており、伝送データの
使用効率が悪いという問題点があった。

そこで、本発明は、第１及び第２のエラー検出及び訂正
手段と選択手段とにより、上記の問題点を解決した画像
生成装置を提供することを目的とする。

問題点を解決するための手段第１図は本発明の全体構成を示す。画像生成装置本体り
は端子１０より入来する制御データ、第１の冗長ビット
、画像データ、第２の冗長ビットからなるデータブロッ
ク単位の画像情報のエラー検出及び訂正を行なって、＃
Ｊ１１１データに応じて画像データを画像メモリに書き
込み、この画像メモリから順次読み出される画像データ
をアナログの映像信号に変換して画像を表示するもので
ある。

第１のエラー検出及び訂正手段Ａは第２の冗長ビットに
よる制御データ、第１の冗長ビット、画像データのエラ
ー検出及び訂正を行なう。また第２のエラー検出及び訂
正手段Ｂは第１のエラー検出及び訂正手段Ａの処理後筒
１の冗長ビットを用いて制御データのエラー検出及び訂
正を行なう。選択手段Ｃは第１及び第２のエラー検出及
び訂正手段Ａ、Ｂで共にエラー訂正が不可能な場合の１
デ一タブロツク分の画像を除去し、少なくとも第２のエ
ラー検出及び訂正手段Ｂでエラー訂正が可能なデータブ
ロックは画像生成処理に使用される。

作用本発明においては第１のエラー検出及び訂正手段Ａの処
理後筒２のエラー検出及び訂正手段Ｂの処理を行ない、
更に選択手段Ｃで第１及び第２のエラー検出及び訂正手
段Ａ、Ｂで共にエラー訂正が不可能であったと判別され
た画像情報のみが除去され、少なくとも第２のエラー検
出及び訂正手段Ｂでエラー訂正が可能な画像情報は画像
生成処理に使用され、伝送データの使用効率が向上する
。

実施例第４図は本発明装置の一実施例のブロック系統図を示す
。同図中、端子１０には第５図（Ａ）に示す如きシリア
ルのサブコード（画像情報）、同図（Ｂ）に示すビット
クロック信号、同図（Ｃ）に示すワードクロック信号及
びサブコードシンク信号が入来してインターフェース回
路１１に供給される。インターフェース回路１１はビッ
トクロック信号により入来するサブコードの各ビットＷ
〜Ｐをラッチする。ワードクロック信号は各ワードのサ
ブコードのラッチ終了時点を指示するものであり、第１
のＣＰＵ　（中央処理装置）１２の割込指示信号として
用いられる。ＣＰＵ１２はワードクロック信号のＬレベ
ル時点でインターフェース回路１１より双方向のデータ
バス１３を介して６ビツトパラレルに供給される１シン
ボル分のサブコードＲ−Ｗ（この６ピツトを「ワード」
という）を取り込む。なお、サブコードシンク信号は第
２図（Ｂ）示すサブコードシンクＳｏ、Ｓ１が検出され
たときのみＨレベルとなる信号であり、ＣＰＵ１２の割
込指示用として用いられる。

ＣＰＵ１２はＲＯＭ１４に格納されているプロダラムを
実行し、この際作業領域としてＲＡＭ１５が用いられる
。ＣＰＵ１２の出力するアドレスはアドレスバス１６よ
りＲＯＭ１４．アドレスデコーダ１７．セレクタ１８夫
々に供給される。

アドレスデコーダ１７はアドレスの上位ビットより８０
Ｍ１４．ＲＡＭ１５のいずれがアクセスさ　　　　　　
　１れているかを判別して、これらに制御信号を供給す
る。セレクタ１８はＣＰＵ１２のアドレス及び制御信号
と後述するＣＰＵ２０のアドレス及び制御信号とを切換
えてＲＡＭ１５に供給し、ＲＡＭ１５はセレクタ１９に
よって双方向性のデータバス１３又は双方向性のデータ
バス２１のいずれかと接続される。

第１のＣＰＵ１２は、電源が投入されると第６図に示す
メイン処理の実行を開始する。まず初めに初期設定を行
なった後（ステップ４ｏ）、インターフェース回路１１
より供給される入力サブコードデータが書き込まれるＲ
ＡＭ１５内のディンターリーブ用領域の書き込みアドレ
スがセットされる（ステップ４１）。この後ワードクロ
ック信号により実行される割込処理によってインターフ
ェース回路１１より供給される各シンボルの６ピツト（
ワード）が上記ディンターリーブ用領域に順次書き込ま
れる。更にサブコードシンク信号により実行される割込
処理によって上記ディンターリーブ用領域の書き込みア
ドレスと読み出しアドレスとが一致せしめられたと判別
されると（ステップ４２）、ステップ４３に移行する。

ところで、入力サブコードデータはバースト誤りによる
符号誤りを分散させるためにインターリーブされており
、上記ディンターリーブ用領域に書き込まれたデータを
一旦読み出して所定の別の領域（誤り検出用領域）に書
き込み直すことを順次行ないディンターリーブが行なわ
れる（ステップ４３）。

上記の如きディンターリーブ処理によって第２図（Ｃ）
に示す構成の１パック分のデータＤ。〜Ｄ２３が得られ
る。ここでデータＤ０とは０番シンボルの６ピツトのデ
ータであり、以下同様にして１番シンボルがデータＤ＋
、・・・、２３番シンボルがデータＤ２３である。この
データＤｏ〜Ｄ２３内には第１の冗長ビットである２つ
のＱパリティ符号Ｑ　ｏ　ｅ　Ｑ　Ｉ　Ｎ第２の冗長ビ
ットである４つのパリティ符号Ｐｏ＝Ｐｚが含まれる。

第６図中のステップ４４でＰパリティシンドロームＳ　
ｐ　ｏ　＊ＰＰＩ、ＳＰ２及びＰｐａを演算した後、ス
テップ４５でこれらのシンドローム５Ｐｏ−８ｐ３がす
べて零であるか否かの判定が行なわれる。ここで、ただし、ｑ）式及び後述する各式中αはＧＦ　（２６）
上の生成多項式ＸＳ　＋ｘ＋ｌの原始光である。このま
までは、αのべき乗の引算が中央処理装置（ＣＰＬＩ）
で計算することは困難なので、次のように変形する。

５Ｐｏ−ＤｚｘｅＤ２２ΦＤ２１Φ・・・ΦＤ１ΦＤ０
■式ではα、α２及びα３の計算を行なえば良いので、
これらの値を予めテーブルに持ちそれを参照することで
ＣＰＬＪで演算できる。ここで、エラーが無い場合は、
上記シンドロームＳＰＯ〜ＳＰ３はすべて零になるよう
に、第２図（Ｃ）に示したＰパリティ符号Ｐ。−Ｐ３が
生成されているから、零のときは次にＱパリティシンド
ロームＳ　Ｑ　ｏ　＊　Ｓ　Ｑ　＋の計算を行ない（ス
テップ４６）、それらが共に零か否かを判定する（ステ
ップ４７）上記シンドロームＳ　Ｑ　ｏ　＊　Ｓ　ｑ＋
は１バツクの０番〜３番シンボルの４シンボル２４ビツ
トのデータＤｏ””Ｏｓから次式で算出される。

シンドロームＳｑｏ　＝ＳＱ＋　−ｏのときはデータＤ
ｏ−０３に符号誤りが無いから、次にステップ４８へ移
行して前記ディンターリーブ用領域の読み出しアドレス
の初期値を１６進法で「１８」（−１０進数で２４）だ
け進めた後、ステップ４９で誤り検出用領域の書き込み
アドレスを「１」（１バツク）だけ進める。なお、上記
ディンターリーブ用領域は２５６バイトの記憶容量を有
し、読み出しアドレスが２５６バイト分まで終ったら最
初の読み出しアドレスに戻る。また誤り検出用領域は４
バツク分の記憶領域を有し、その書き込みアドレスが４
バツク分まで終ったら最初の書き込みアドレスに戻る。

この後ステップ５０では後述の（１０）、　（１１）式
で得られるｉ、ｊが共にＯ〜２３内の値でありＰパリテ
ィのエラーが訂正可能な２ワード以下であるかどうかが
判別され、２ワード以下の場合は後述のステップ５４で
エラー訂正が行なわれているか又はエラーがないためス
テップ４２に移行し、３ワ一ド以上であればステップ５
１に移行する。ステップ５１では後述の（４）式で得ら
れるｉが０〜３内の値でありＱパリティのエラーが訂正
可能な１ワード以下であるかどうかが判別され、１ワー
ド以下の場合後述のステップ５３でエラー訂正が行なわ
れているか又はエラーがないためステップ４２に移行す
る。また、ステップ５１でＱパリティのエラーが２ワ一
ド以上を判別された場合、ステップ５２において第２図
（Ｃ）に示す１パツク中の０番シンボル及び１番シンボ
ル夫々のデータＤｏ　、Ｄ＋が強制的にゼロクリアされ
てステップ４２に移行する。つまり、Ｐパリティのエラ
ーが３ワ一ド以上であってもＱパリティにエラーがない
又はＱパリティのエラーが訂正された場合データＤ４〜
Ｄｏ９の画像データは誤りを含んだまま画像生滅に使用
され、Ｑパリティのエラーを訂正できない場合その１バ
ツク分のデータはゼロモードとされて画像生成に使用さ
れない。

このように命令（インストラクション）に誤りがない限
り、誤りを含んだデータＤ４〜Ｄ＋ｓの画像データを画
像生成に使用した場合には、例えば１フォント分の画像
データの一部が欠落するだけであり、上記のデータ０４
〜Ｄ９の画像データを除去すると１フォント分の画像デ
ータ全てが欠落するのに対してより有効である。このよ
うにして伝送データの使用効率が向上する。

一方、ステップ４７でシンドロームＳｑｏとＳＱ＋の少
なくとも一方が零でないと判定されたときはＣＰＵ１２
はステップ５３に移行し、次式の演算を無条件で行なう
。

ｉ　−ｌｏｇ　ＳＱ＋　　ｌｏｇ　ＳＱｏ　　　　　　
　（４）そしてｉ＝３あるいはｉ＝２の時だけ、すなわ
ち０番シンボルのモードアイテム（ｉ−３）か、１番シ
ンボルのインストラクション（ｉ＝２）の位置にエラー
が検出された時だけ、エラーの有るデータにエラーパタ
ーンを加算することにより、Ｑパリティエラー訂正が行
なわれ、もとのデータに復元される。

他方、ステップ４５でシンドロームＳｐｏ〜ＳＰ３の一
以上が零でないと判定された場合、ＣＰＵ１２はステッ
プ５４に移行し、Ｐパリティエラー訂正を行なう。Ｐパ
リティエラー訂正は１ワードエラーと２ワードエラーの
夫々について訂正が行なえる。ただし、１ワードのエラ
ー訂正の場合は、２ワードのエラー訂正のアルゴリズム
の中で、後述する如＜Ａ−Ｂ−Ｃ−０となった時に行な
うこととし、計算の重複を避けている。前記した１パッ
ク分のデータ（ワード）Ｄｏ＝Ｄ２３の中、２ワードに
エラーが生じた場合、Ｐパリティシンドロームはとなる。ただし、０式中、ｉ、ｊはエラーの生じた２ワ
ードのパック内での位置を示し、ｅ、。

ｅｊはエラーパターンを示す。

ここで、で示されるＡ、Ｂ及びＣを計算するのだが、ＣＰＵでは
乗算に時間がかかるので、次式の計算を行なう。

０式中、対数計算と指数計算には夫々テーブルを用意し
、これを参照するようにし、更にそのテーブルには６３
の剰余をとった値を入れ、演算回数を減らす。

１ワードにエラーが生じていた場合は、０式におイテｌ
ＯＱ　　（Ｓｐ　ｏ　）　＝ｌｏｇ　　（Ｓｐ　＋　）
　＝ｌＯ１）（ＳＦ３　）−１０！ＩＩ　　（ＳＦ３　
）−ｉであり、Ａ＝Ｂ−Ｃ−０となる。従って、この条
件が成立するときには１ワード訂正を行なってＰパリテ
ィによるエラー訂正は終了する。２ワードにエラーが生
じていた場合はＡ、Ｂ、Ｃの少なくとも−は零とはなら
ず、前記したように、次式の２次方程式の解ＸＯを算出
する。

ｘ２６９ｘｅＡＣ／Ｂ２−０　　　　　　　　　（８）
０式の解Ｘｏは、定数ＡＣ／Ｂ２の値に応じた解ｘＯが
予め計算により算出されてテーブルとして記憶されてい
るＲＯＭに、上記定数ＡＣ／Ｂ２の値を入力することに
より短時間で得られる。

ここで、上記定数ＡＣ／Ｂ２はＣＰＵ１２により次式で
算出される。

ＡＣ／Ｂ２＝（（（（（ｌｏｇＣ−１ｏｇＢ）ｍｏｄ６
３）　＋＋００　Ａ　）ｍｏｄ６３）　−１ｏｃｌ　Ｂ
　）ｎ＋ｏｄ６３Ｉ９）なお、各データは６ビツトで６４の値をとり得るが、０
の場合は特殊解なので、ｌ０ｄ６３となる。

解Ｘｏが得られることにより前記したようにｉ。

ｊの値が次式により求まる。

ｉ　＝Ｘｃｒ　＋（（１００Ｂ　　Ｉｏａ　Ａ）ｌｏｄ
６３）ｌｏｄ６３（１０）ｊ−ｅｘｐ（ｉ）■ｅｘｐ（
（１０（ｌ　Ｂ　−ｔｏｏ　Ａ　）ｌｏｄ６３）これに
よりｅ・、ｅｊが得られ、エラーの起っているデータの
アドレスはとなる。ただし、（１２）式中、アドレスオフセットは
４パック分の誤り検出用領域のうち、何番目パックかを
示すアドレスである。なお、−例として、ｉが１０．ｊ
が１５のときは、第２図（Ｃ）中の１３番、８番シンボ
ルのデータに誤りが生じていることになる。

ここで、誤訂正が起きた場合は、１．ｊが２３を超える
可能性が大きい。１．ｊが２３を超えた場合には他のバ
ックのデータを書き換えてしまうので、こういった演算
結果の場合には訂正を行なわないようにする。

このようにして、Ｐパリティエラー訂正処理が行なわれ
た後は、第６図中、ステップ４６へ移行し、Ｑパリティ
シンドロームの計算が行なわれる。

また、上記実施例では取扱うデータの伝送ビットレート
が遅いこともあり、従来のエラー訂正方式ではできなか
ったソフトウェアによるエラー訂正ができる。

このようにして得られた第２図（Ｃ）に示す如き１パッ
ク分のサブコードはＲＡＭ１５内のＣＰＵ１２．２０夫
々が共にアクセス可能な領域に転送されて記憶される。

このサブコードは第２のＣＰＬＪ（中央処理装置）２０
により命令解読を行なわれる。ＣＰＩＪ２０はＲＯＭ２
２に格納されているプログラムを実行する。ＣＰＵ２０
の出力するアドレスはアドレスバス２３よりＲＯＭ２２
．アドレスデコーダ２４．セレクタ１８．２５．２６夫
々に供給される。アドレスデコーダ２４はアドレスの上
位ビットよりＲＯＭ２２．ＲＡＭ１５゜カソード・レイ
・チューブ・コントローラ（以下ｒｃＲＴｃＪと略す）
２７．Ｖ−ＲＡＭ２８．ボーダーラッチ回路２９．ＣＬ
ＬＪＴ３０夫々の制御信号を生成して、夫々に供給する
。ＣＰＵ２０のアドレス及び制御信号がセレクタ１８を
介してＲＡＭ１５に供給されてＲＡＭ１５より読み出さ
れた１バック分の画像情報はセレクタ１９及びデータバ
ス２１を介してＣＰＵ２０に供給される。ＣＰＵ２０は
この１パック分のサブコードの制御データである０番、
１番シンボルを解読する。

ＣＰＵ２０は、解読された命令が例えばフォント単位の
描画を指示するどきＶ−ＲＡＭ２８の指定されたアドレ
スに第２図（Ｃ）の４番〜１９番シンボル夫々の６ビツ
トにある１フォント分の画像データをデータバス２１を
介して書き込む。また命令がボーダー色設定を指示する
ときボーダーラッチ回路２９にボーダー色を指示する４
ビツトの画像データをラッチさせ、命令がＣＬＵＴ書込
を指示するどきＣＬＵＴ３０の指定されたアドレスのテ
ーブル内容を書き換える。更に命令がスクロールを指示
する場合ＣＲＴＣ２７に、Ｖ−ＲＡＭ２８の読み出し用
アドレスの初期値を設定する。

システムタイミング発生器３２は発振器を内蔵しており
、その発振出力よりＣＰＵ１２．２０夫々のクロック信
号を生成している。ＣＰＵ１２のクロック信号はＣＰＵ
１２及びアドレスデコーダ１７に供給されると共に切換
信号としてセレクタ１８．１９夫々に供給されており、
ＣＰＵ２０のクロック信号はＣＰＵ２０及びアドレスデ
コーダ２４に供給されている。また、システムタイミン
グ発生器３２はＣＰＵ１２のり０ツク信号とまつたく同
一のドツトクロック信号（この信号の１周期は４ドツト
に相当する）を生成してＣＲＴＣ２７に供給し、またこ
のドツトクロック信号を切換信号としてセレクタ２５に
供給する、。更に、システムタイミング発生器３２はタ
イミング、信号を生成してパラレル／シリアル変換器３
３に供給し、更にビデオタイミング発生器３４にりＯツ
ク信号を供給する。ビデオタイミング発生器３４はこの
クロック信号より水平同期信号、垂直同期信号を生成し
てＣＲＴＣ２７に供給し、また切換タイミング信号を生
成してセレクタ２６に供給し、更に上記水平同期信号、
垂直同期信号より得られる複合同期信号を端子３５に供
給する。

次に、Ｖ−ＲＡＭ　（画像メモリ）２８は第７図に示す
如く、表示画面（第３図示）に対応して横方向３００ド
ツトで縦方向２１６ドツト分の画像データを記憶するも
のである。上記３００ドツト×２１６ドツトの画像デー
タのうち２８８ドツト×１９２ドツト分の画像データが
第３図示の表示部２−に表示される。このように表示部
２の表示を越える画像デ−夕を記憶するのはスクロール
を行なうためである。１ビツト分の画像データは４ビツ
トより構成され、４ビツト分の１６ビツトを１ワードと
してアドレスが付されている。つまりＶ−ＲＡＭ２８の
アドレス０には第７図示のドツトＤｏからドツトＤ３ま
での画像データ１６ビツトが記憶される。

このＶ−ＲＡＭ２８にＣＰＵ２０により画像データを書
き込む場合には、データバス２１より供給される８ビツ
ト（２ビツト分）の画像データが、アドレスバス２３よ
りセレクタ２５を介して供給されるアドレスと、アドレ
スデコーダ２４より供給される上位８ビツト、下位８ビ
ツトを指示する制御信号で指示される場所に書き込まれ
る。また、Ｖ−ＲＡＭ２８よりの画像データの読み出し
はアドレス毎にワード（＝１６ビツト）単位で行なわれ
る。

ＣＲＴＣ２７は水平カウンタと垂直カウンタとより大略
構成されている。水平カウンタはビデオタイミング発生
器３４より供給される水平同期信号により水平走査期間
の開始時点でリセットされた後システムタイミング発生
器３２より供給されるドツトクロツタ信号をカウントし
て７ビツトのカウント値を出力する。上記のドツトクロ
ック信号は例えば１周期が５６０　ｎ５ｅｃで表示画面
の４ビツト分に相当する周期である。また、垂直カウン
タはビデオタイミング発生器３４より供給される垂直同
期信号により垂直走査期間の開始時点でリセットされた
後水平同期信号をカウントして８ビツトのカウント値を
出力する。この垂直カウンタの８ビツトのカウント値を
上位ビットとし、水平カウンタの７ビツトのカウント値
を下位ビットとする計１５ビットの信号がＶ−ＲＡＭ２
８の読み出しアドレスとして出力される。上記の水平カ
ウンタ、垂直カウンタ夫々のリセット値を可変すること
によりスクロールが行なわれる。ＣＲＴＣ２７の出力す
るアドレスは、セレクタ２５を介して■−ＲＡＭ２８に
供給され、上記の如く、Ｖ−ＲＡＭ２８より４ビツト分
１６ビツトの画像データが　　　　　　　：パラレルに
読み出される。この画像データはパラレル／シリアル変
換器３３に供給される。パラレル／シリアル変換器３３
は４ビツト分の画像データをラッチし、システムタイミ
ング発生器３４よりのタイミング信号を用いてラッチさ
れた画像データをシフトする。これによって１ビツト４
ビツト単位の画像データを順次取り出す。なおアドレス
バス２１を介してＣＰＣＩ２０より供給されるデータは
スクロールの際に用いられる信号である。

この１ビツト分４ビットの画像データはセレクタ２６に
供給される。

セレクタ２６はビデオタイミング発生器３４よりの切換
タイミング信号に基づいて、第３図示の表示画面のボー
ダ一部１を表示する期間においてボーダーラッチ回路２
９より供給されるボーダー色の画像データ（４ビツト）
を取り出し、表示画面の表示部２を表示する期間にはパ
ラレル／シリアル変換器３３よりの４ビツトの画像デー
タを取り出し、取り出された画像データをＣＬＵＴ３０
に読み出しアドレスとして供給する。ところで、上記表
示画面の垂直ブランキング期間にあってはアドレスバス
２３より４ビツトのアドレスが取り出されて書ぎ込みア
ドレスとしてＣＬＵＴ３０に供給される。

ＣＬＵＴ３０は４ビツトのアドレスを有し、各アドレス
に３原色Ｒ（赤）、Ｇ（緑）、Ｂ（青）夫々を４ビツト
で表わす計１２ピットのカラーデータが記憶されたＲＡ
Ｍである。この４ビツトで指定される各アドレスのカラ
ーデータは上記の如く垂直ブランキング期間にアクセス
されて書き換えが可能である。垂直走査期間においては
セレクタ２６より供給される４ビツトの画像データでア
クセスが行なわれてカラーデータの読み出しが行なわれ
、これによって読み出された３原色Ｒ，Ｇ。

Ｂ夫々４ビットのカラーデータがＤ／Ａ変換器３６に供
給される。Ｄ／Ａ変換器３６は各原色毎にカラーデータ
をＤ／Ａ変換し、これによって得られたアナログの赤の
原色映像信号、緑の原色映像信号、青の原色映像信号夫
々を端子３７．３８゜３９より別々に出力する。上記の
端子３７．３８゜３９よりの赤、緑、前夫々の原色映像
信号及び端子３５よりの複合同期信号がモニタ受像機（
図示せず）に供給されて、第３図に示す如き画面の表示
が行なわれる。

発明の効果上述の如く、本発明になる画像生成装置は、第１及び第
２のエラー検出及び訂正手段と選択手段とよりなるため
、除去されて画像生成処理に使用されない画像情報が減
少して伝送される画像情報の使用効率が向上し、第１の
エラー検出及び訂正手段の処理が高速であるためにソフ
トウェアによるエラー検出及び訂正を行なうことができ
る等の特長を有している。

【図面の簡単な説明】

第１図は本発明の全体構成を示す図、第２図はサブコー
ドを説明するための図、第３図は表示画面を説明するた
めの図、第４図は本発明装置の一実施例のブロック系統
図、第５図は第１図示の装置に入来する信号の一例のタ
イムチャート、第６図は第１図示の第１のＣＰＵの実行
する処理の一実施例のフローチャート、第７図は第１図
示の■−ＲＡＭの画像データの記憶状態を説明するため
の図である。１０．３５．３７〜３９・・・端子、１１・・・インタ
ーフェース回路、１２．２０・・・ＣＰＵ、１３゜２１
・・・データバス、１４．２２・・・ＲＯＭ、１５・・
・ＲＡＭ、１６．２３・・・アドレスバス、１７．２４
・・・アドレスデコーダ、１８．１９，２５．２６・・
・セレクタ、２７・・・カソード・レイ・チューブ・コ
ントローラ（ＣＲＴ）、２Ｂ・・・ビデオ・ランダム・
アクセス・メモリ（Ｖ−ＲＡＭ）　、２９・・・ボーダ
ーラッチ回路、３０・・・カラー・ルック・アップ・テ
ーブル（ＣＬｔＪＴ）、３２・・・システムタイミング
発生器、３３−・・パラレル／シリアル変換器、３４・
・・ビデオタイミング発生器、３６・・・Ｄ／Ａ変換器
、４０〜５４・・・ステップ。特許出願人　日本ビクター株式会社第１図第３＠１２図（Ａ）

Claims

【特許請求の範囲】

（１）制御データに対して第１の冗長データを付加し、
かつ該制御データ及び第１の冗長ビットと画像データと
に対して第２の冗長ビットを付加して所定ワード数から
なる１データブロックを構成し、該データブロック単位
で伝送される画像情報のエラー検出及び訂正を行ない、
該画像情報中の画像データを制御データに応じて画像メ
モリに記憶させた後該画像メモリより順次読み出される
画像データをアナログの映像信号に変換して画像を表示
する画像生成装置において、該第２の冗長ビットを用い
て該制御データ及び第１の冗長ビットと画像データとの
エラー検出及び訂正を行なう第１のエラー検出及び訂正
手段と、該第１のエラー検出及び訂正手段によるエラー
訂正後の第１の冗長ビットを用いて制御データのエラー
検出及び訂正を行なう第２のエラー検出及び訂正手段と
、該第１及び第２のエラー検出及び訂正手段で共にエラ
ー訂正が不可能であった場合の１データブロックの画像
情報を除去し少なくとも該第２のエラー検出及び訂正手
段によりエラー訂正が可能な場合はその１データブロッ
クの画像情報を画像生成処理に使用させる選択手段とよ
り構成したことを特徴とする画像生成装置。
（２）該第２の冗長ビットは４ワードからなり、符号誤
りのある２ワードの場所をｉ、ｊ、それらのエラーパタ
ーンをｅ＿ｉ、ｅ＿ｊとしたとき、次式で表わされるシ
ンドロームＳ＿Ｐ＿０、Ｓ＿Ｐ＿１、Ｓ＿Ｐ＿２、Ｓ＿
Ｐ＿３Ｓ＿Ｐ＿０＝ｅ＿ｉ■ｅ＿ｊＳ＿Ｐ＿１＝α＾ｉ・ｅ＿ｉ■α＾ｊ・ｅ＿ｊＳ＿Ｐ＿
２＝α＾２＾ｉ・ｅ＿ｉ■α＾２＾ｊ・ｅ＿ｊＳ＿Ｐ＿
３＝α＾３＾ｉ・ｅ＿ｉ■α＾３＾ｊ・ｅ＿ｊ（但し、
αは所定の多項式の原始元、■は対応するビット毎の２
を法とする加算を示す：以下同じ）に対して、ｘ＾２■ｘ■（ＡＣ／Ｂ＾２）＝０（但し、Ａ＝Ｓ＿１＾２■Ｓ＿０・Ｓ＿２、Ｂ＝Ｓ＿２
・Ｓ＿１■Ｓ＿３・Ｓ＿０、Ｃ＝Ｓ＿２＾２■Ｓ＿１・Ｓ＿３）の解ｘ＿０を算出し
、該解ｘ＿０を用いた次式｛ｉ＝ｌｏｇα＾ｉ＝ｌｏｇ（ｘ＿０・Ａ／Ｂ）ｊ＝ｌ
ｏｇα＾ｊ＝ｌｏｇ｛（ｘ・Ａ／Ｂ）＋（Ｂ／Ａ）｝｝より符号誤
りのある２ワードの場所ｉ、ｊを算出し、これよりエラ
ーパターンｅ＿ｉ、ｅ＿ｊの２ワードの符号誤りを訂正
することを特徴とする特許請求の範囲第１項記載の画像
生成装置。
（３）該解ｘ＿０の算出にあたり、式ｘ＾２■ｘ■（ＡＣ／Ｂ＾２）＝０中の定数（ＡＣ／Ｂ＾２）を入力したときに、該解ｘ＿
０が得られるテーブルが予め記憶されたメモリを用いて
、該解ｘ＿０を得ることを特徴とする特許請求の範囲第
２項記載の画像生成装置。