JPS6215947B2 - - Google Patents
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- JPS6215947B2 JPS6215947B2 JP52071482A JP7148277A JPS6215947B2 JP S6215947 B2 JPS6215947 B2 JP S6215947B2 JP 52071482 A JP52071482 A JP 52071482A JP 7148277 A JP7148277 A JP 7148277A JP S6215947 B2 JPS6215947 B2 JP S6215947B2
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- JP
- Japan
- Prior art keywords
- signal
- input
- latched
- strobe
- semiconductor memory
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 102100029136 Collagen alpha-1(II) chain Human genes 0.000 description 4
- 102100033825 Collagen alpha-1(XI) chain Human genes 0.000 description 4
- 101000771163 Homo sapiens Collagen alpha-1(II) chain Proteins 0.000 description 4
- 101000710623 Homo sapiens Collagen alpha-1(XI) chain Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体記憶装置に係り、特に大規模
集積化した場合の記憶番地を少い入力端子を通じ
て制御するようにした半導体記憶装置に関する。
集積化した場合の記憶番地を少い入力端子を通じ
て制御するようにした半導体記憶装置に関する。
従来、半導体記憶装置は、フルデコード型と称
してＮ本のアドレス端子からＮビツトのアドレス
情報をチツプセレクト（CS）と称するストロー
ブ信号に同期させて入力し、２N個の記憶番地を
指定する方式をとつていた。これを改良して、２
つのストローブ信号を用いてそれぞれに同期させ
て行番地と列番地を同一の入力端子から入力させ
る、いわゆるマルチプレクス方式により、２N個
の記憶番地をＮ／２本の端子で指定することも行
われている。この方式によれば、アドレス用の端
子は半減し、従つて小さなパツケージを用いるこ
とができ、メモリボート（基板）上の記憶密度を
大幅に向上させることができる。
してＮ本のアドレス端子からＮビツトのアドレス
情報をチツプセレクト（CS）と称するストロー
ブ信号に同期させて入力し、２N個の記憶番地を
指定する方式をとつていた。これを改良して、２
つのストローブ信号を用いてそれぞれに同期させ
て行番地と列番地を同一の入力端子から入力させ
る、いわゆるマルチプレクス方式により、２N個
の記憶番地をＮ／２本の端子で指定することも行
われている。この方式によれば、アドレス用の端
子は半減し、従つて小さなパツケージを用いるこ
とができ、メモリボート（基板）上の記憶密度を
大幅に向上させることができる。
この場合においても、更にメモリの動作モード
を種々変更できるように制御するためには、スト
ローブ信号の種類も追加しなければならないので
入力端子数が増大する問題が生ずる。
を種々変更できるように制御するためには、スト
ローブ信号の種類も追加しなければならないので
入力端子数が増大する問題が生ずる。
この発明は上記した点に鑑みてなされたもの
で、マルチプレクス方式を発展させて、少ない端
子数で動作速度を落とすことなく、多様なメモリ
の動作モードの指定を可能とした半導体記憶装置
に提供することを目的とする。
で、マルチプレクス方式を発展させて、少ない端
子数で動作速度を落とすことなく、多様なメモリ
の動作モードの指定を可能とした半導体記憶装置
に提供することを目的とする。
この発明は、行列配列された半導体記憶素子と
これら半導体記憶素子の行番地及び列番地を指定
するための信号をマルチプレクスした第１の入力
信号を受ける第１の入力回路を同一基板上に集積
した半導体記憶装置に於いて、前記基板の外部か
ら入力される第１のストローブ信号によりラツチ
され、前記基板内部で使用される番地の発生モー
ド（動作モード）を指定するための被ラツチ信号
とこの被ラツチ信号もしくは前記第１のストロー
ブ信号に応じて入力される第２のストローブ信号
をマルチプレクスした第２の入力信号を受ける第
２の入力回路を備えたことを特徴とするものであ
る。
これら半導体記憶素子の行番地及び列番地を指定
するための信号をマルチプレクスした第１の入力
信号を受ける第１の入力回路を同一基板上に集積
した半導体記憶装置に於いて、前記基板の外部か
ら入力される第１のストローブ信号によりラツチ
され、前記基板内部で使用される番地の発生モー
ド（動作モード）を指定するための被ラツチ信号
とこの被ラツチ信号もしくは前記第１のストロー
ブ信号に応じて入力される第２のストローブ信号
をマルチプレクスした第２の入力信号を受ける第
２の入力回路を備えたことを特徴とするものであ
る。
この発明によれば、メモリの動作速度を犠牲に
することなく、また入力端子数を増やすことな
く、多くの動作モードを制御できるメモリが実現
する。即ち、従来のアドレスマルチプレクス方式
はある程度動作速度を犠牲にして端子数を削減す
るものであるが、この発明で採用する動作モード
を指定するための被ラツチ信号とストローブ信号
のマルチプレクスは、動作速度の低下をもたらす
ことなく、入力端子数を低減できるという点で非
常に有用なものである。
することなく、また入力端子数を増やすことな
く、多くの動作モードを制御できるメモリが実現
する。即ち、従来のアドレスマルチプレクス方式
はある程度動作速度を犠牲にして端子数を削減す
るものであるが、この発明で採用する動作モード
を指定するための被ラツチ信号とストローブ信号
のマルチプレクスは、動作速度の低下をもたらす
ことなく、入力端子数を低減できるという点で非
常に有用なものである。
以下、図面を参照してこの発明の実施例を説明
する。第１図は本発明によるアドレスマルチプレ
クス方式半導体記憶装置の第１の実施例の要部で
ある動作モードを指定するための被ラツチ信号と
ストローブ信号をマルチプレクスした入力を受け
る入力回路部の構成を示す図である。図におい
て、第１のストローブ信号は入力端子1N1からス
トローブ入力回路STL1に入力され、このストロ
ーブ入力回路STL1からラツチイネーブル信号LE
が発生される。一方、入力端子1N2からラツチ回
路Ｌには、内部回路の動作モードを指定するため
の被ラツチ信号LSと第２のストローブ信号SSが
マルチプレクスされた信号が外部より入力され
る。従つて上記ラツチイネーブル信号LEにより
被ラツチ信号LSがラツチされる。又ストローブ
入力回路STL1の出力は遅延回路Ｄを通じてスト
ローブイネーブル信号STLEとなりストローブ入
力回路STL2へ送られる。これによりストローブ
入力回路STL2から第２のストローブ信号が外部
から入力される。次に入力端子IN2に入る新たな
被ラツチ信号は、入力端子IN2から入る第１のス
トローブ信号に基づく新たなラツチイネーブル信
号LEによりラツチされ新たに動作モード指定が
行われる。
する。第１図は本発明によるアドレスマルチプレ
クス方式半導体記憶装置の第１の実施例の要部で
ある動作モードを指定するための被ラツチ信号と
ストローブ信号をマルチプレクスした入力を受け
る入力回路部の構成を示す図である。図におい
て、第１のストローブ信号は入力端子1N1からス
トローブ入力回路STL1に入力され、このストロ
ーブ入力回路STL1からラツチイネーブル信号LE
が発生される。一方、入力端子1N2からラツチ回
路Ｌには、内部回路の動作モードを指定するため
の被ラツチ信号LSと第２のストローブ信号SSが
マルチプレクスされた信号が外部より入力され
る。従つて上記ラツチイネーブル信号LEにより
被ラツチ信号LSがラツチされる。又ストローブ
入力回路STL1の出力は遅延回路Ｄを通じてスト
ローブイネーブル信号STLEとなりストローブ入
力回路STL2へ送られる。これによりストローブ
入力回路STL2から第２のストローブ信号が外部
から入力される。次に入力端子IN2に入る新たな
被ラツチ信号は、入力端子IN2から入る第１のス
トローブ信号に基づく新たなラツチイネーブル信
号LEによりラツチされ新たに動作モード指定が
行われる。
第１図の回路動作を示すのが第２図の信号波形
図である。斜線は制御に影響のない部分を意味し
ている。また矢印は信号の因果関係を示してい
る。IN2の信号は1′、Ｌの出力は２又は2′、STL2
の出力は３又は3′である。
図である。斜線は制御に影響のない部分を意味し
ている。また矢印は信号の因果関係を示してい
る。IN2の信号は1′、Ｌの出力は２又は2′、STL2
の出力は３又は3′である。
第２図に示すように、入力端子IN1に時刻t0で
第１のストローブ信号が入つたとすると、ストロ
ーブ入力回路STL1でこれを受け、ラツチイネー
ブル信号LEを入力端子IN2に接続されたラツチ回
路Ｌに送り、時刻t1〜t2の間に入力端子IN2に入る
マルチプレクス信号中の被ラツチ信号LSを取り
こむ。さらに、第１のストローブ信号を遅延回路
Ｄを通したストローブイネーブル信号STLEをス
トローブラツチ回路STL2に送り、時刻t3以後で
次の第１ストローブ信号が入る前の任意の時刻に
入力端子IN2に入るマルチプレクス信号中の第２
のストローブ信号SSを入力することができる。
このようにして、入力端子IN2からメモリの動作
モードを指定するための情報としての被ラツチ信
号LSと第２のストローブ信号SSとをマルチプレ
クスして入力端子IN2から入力することができ
る。
第１のストローブ信号が入つたとすると、ストロ
ーブ入力回路STL1でこれを受け、ラツチイネー
ブル信号LEを入力端子IN2に接続されたラツチ回
路Ｌに送り、時刻t1〜t2の間に入力端子IN2に入る
マルチプレクス信号中の被ラツチ信号LSを取り
こむ。さらに、第１のストローブ信号を遅延回路
Ｄを通したストローブイネーブル信号STLEをス
トローブラツチ回路STL2に送り、時刻t3以後で
次の第１ストローブ信号が入る前の任意の時刻に
入力端子IN2に入るマルチプレクス信号中の第２
のストローブ信号SSを入力することができる。
このようにして、入力端子IN2からメモリの動作
モードを指定するための情報としての被ラツチ信
号LSと第２のストローブ信号SSとをマルチプレ
クスして入力端子IN2から入力することができ
る。
第３図は本発明によるアドレスマルチプレクス
方式半導体記憶装置の第２の実施例の要部である
動作モードを指定するための被ラツチ信号とスト
ローブ信号をマルチプレクスした信号を受ける入
力回路部の構成を示す図である。
方式半導体記憶装置の第２の実施例の要部である
動作モードを指定するための被ラツチ信号とスト
ローブ信号をマルチプレクスした信号を受ける入
力回路部の構成を示す図である。
図において、第１のストローブ信号は入力端子
IN1からストローブ入力回路STL1に入力され、こ
の回路STL1からラツチイネーブル信号LEが発生
される。一方、入力端子IN2からラツチ回路Ｌに
は内部回路の動作モードを指定するための被ラツ
チ信号LSと第２のストローブ信号SSがマルチプ
レクスされた信号が外部より入力される。従つて
上記ラツチイネーブル信号LEにより被ラツチ信
号LSがラツチされる。又ラツチ回路Ｌの出力は
ストローブイネーブル信号STLEとなり、ストロ
ーブ入力回路STL2へ送られる。これによりスト
ローブ入力回路STL1から第２のストローブ信号
が入力される。次に入力端子IN2に入る新たな被
ラツチ信号は、入力端子IN2から入る第１のスト
ローブ信号に基づく新たなラツチイネーブル信号
LEによりラツチされ新たに動作モード指定が行
われる。
IN1からストローブ入力回路STL1に入力され、こ
の回路STL1からラツチイネーブル信号LEが発生
される。一方、入力端子IN2からラツチ回路Ｌに
は内部回路の動作モードを指定するための被ラツ
チ信号LSと第２のストローブ信号SSがマルチプ
レクスされた信号が外部より入力される。従つて
上記ラツチイネーブル信号LEにより被ラツチ信
号LSがラツチされる。又ラツチ回路Ｌの出力は
ストローブイネーブル信号STLEとなり、ストロ
ーブ入力回路STL2へ送られる。これによりスト
ローブ入力回路STL1から第２のストローブ信号
が入力される。次に入力端子IN2に入る新たな被
ラツチ信号は、入力端子IN2から入る第１のスト
ローブ信号に基づく新たなラツチイネーブル信号
LEによりラツチされ新たに動作モード指定が行
われる。
第３図の回路動作を示すのが第４図の信号波形
図である。斜線はその間の任意の時点で信号レベ
ルが下がつてよいことを示している。図中矢印は
信号の因果関係を示している。
図である。斜線はその間の任意の時点で信号レベ
ルが下がつてよいことを示している。図中矢印は
信号の因果関係を示している。
先ず、時刻t0で入力端子IN1から第１のストロ
ーブ信号が入力されてこれをストローブ入力回路
STL1で受けてラツチイネーブル信号LEをラツチ
回路Ｌに送る。これにより、第４図に示すよう
に、時刻t1〜t2の間に入力端子IN2から入るマルチ
プレクス信号中の、被ラツチ信号LSを取りこ
む。そして、この例ではラツチ信号LSをイネー
ブル信号としてストローブ入力回路STL2に送
る。時刻t1〜t2において被ラツチ信号LSが“０”
であれば、これによりストローブ入力回路STL2
を制御してある時刻t3以後で次の第１のストロー
ブ信号が入る前ならば任意の時刻に、入力端子
IN2から第２のストローブ信号SSをとり入れるこ
とを可能にする。尚、時刻t1〜t2にとり入れられ
る被ラツチ信号LSが“１”であれば、その後、
入力端子IN2からは第２のストローブ信号SSの取
りこみは行われない。このようにして、第３図の
実施例でも、入力端子IN2を介してメモリの動作
モードを指定するための情報としての被ラツチ試
号LSとストローブ信号SSとをマルチプレクスし
て入力端子IN2から入力することが可能となる。
ーブ信号が入力されてこれをストローブ入力回路
STL1で受けてラツチイネーブル信号LEをラツチ
回路Ｌに送る。これにより、第４図に示すよう
に、時刻t1〜t2の間に入力端子IN2から入るマルチ
プレクス信号中の、被ラツチ信号LSを取りこ
む。そして、この例ではラツチ信号LSをイネー
ブル信号としてストローブ入力回路STL2に送
る。時刻t1〜t2において被ラツチ信号LSが“０”
であれば、これによりストローブ入力回路STL2
を制御してある時刻t3以後で次の第１のストロー
ブ信号が入る前ならば任意の時刻に、入力端子
IN2から第２のストローブ信号SSをとり入れるこ
とを可能にする。尚、時刻t1〜t2にとり入れられ
る被ラツチ信号LSが“１”であれば、その後、
入力端子IN2からは第２のストローブ信号SSの取
りこみは行われない。このようにして、第３図の
実施例でも、入力端子IN2を介してメモリの動作
モードを指定するための情報としての被ラツチ試
号LSとストローブ信号SSとをマルチプレクスし
て入力端子IN2から入力することが可能となる。
第５〜７図は上述した第２の実施例によるアド
レスマルチプレクス方式半導体記憶装置の応用例
の動作タイミングチヤートを示している。ただし
これらの図中斜線は、“Ｈ”レベルであるか
“Ｌ”レベルであるかが内部回路の動作に影響を
与えない期間を示している。
レスマルチプレクス方式半導体記憶装置の応用例
の動作タイミングチヤートを示している。ただし
これらの図中斜線は、“Ｈ”レベルであるか
“Ｌ”レベルであるかが内部回路の動作に影響を
与えない期間を示している。
先ず第５図は、ページモードの場合の例であ
る。入力端子IN11（第３図のIN1に相当）に行ア
ドレスストローブ信号（第２の実施例中の第１の
ストローブ信号に相当）が入ることによりアドレ
ス端子ADからの行方向の番地信号RAがラツチさ
れ、また入力端子IN12に列アドレスストローブ信
号が入ることにより同じアドレス端子ADからの
列方向の番地信号CAがラツチされとり込まれ
る。これは従来より知られたアドレスのマルチプ
レクス方式である。この第５図の例では、入力端
子WSR（第３図のIN2に相当）から、ページモー
ドを指定するための第１の被ラツチ信号とリー
ド／ライトストローブ信号（第２の実施例中の第
２のストローブ信号）とをマルチプレクスして入
力している。また端子DIBRからもページモード
を指定するための第２の被ラツチ信号が入力され
る。先ず、上記行アドレスストローブ信号が端子
IN11から図示しないストローブ入力回路（第３図
のSTL1に相当）に入るとラツチイネーブル信号
が発生し、端子WSRから取り込まれる第１の被
ラツチ信号がラツチされると共に端子DIBRから
取り込まれる第２の被ラツチ信号がラツチされ
る。これら第１及び第２の被ラツチ信号の
“０”、“１”情報に基づきページモードが指定さ
れる。即ち、Ａ時点で共通の行番地信号RAに指
定されたページ内で、上記列アドレスストローブ
信号に同期してＢ，Ｃ，Ｄの各時点で列番地信号
CAで指定された番地にアクセスされる。端子
WSRから第１の被ラツチ信号に続いて入力され
るリード／ライトストローブ信号は上記第１の被
ラツチ信号により図示しないストローブ入力回路
（第３図のSTL2に相当）へ取り込まれ第５図で括
弧内に記したようにアクセスされた番地の読み書
きが指定される。尚、D0はメモリ出力端子を示
している。
る。入力端子IN11（第３図のIN1に相当）に行ア
ドレスストローブ信号（第２の実施例中の第１の
ストローブ信号に相当）が入ることによりアドレ
ス端子ADからの行方向の番地信号RAがラツチさ
れ、また入力端子IN12に列アドレスストローブ信
号が入ることにより同じアドレス端子ADからの
列方向の番地信号CAがラツチされとり込まれ
る。これは従来より知られたアドレスのマルチプ
レクス方式である。この第５図の例では、入力端
子WSR（第３図のIN2に相当）から、ページモー
ドを指定するための第１の被ラツチ信号とリー
ド／ライトストローブ信号（第２の実施例中の第
２のストローブ信号）とをマルチプレクスして入
力している。また端子DIBRからもページモード
を指定するための第２の被ラツチ信号が入力され
る。先ず、上記行アドレスストローブ信号が端子
IN11から図示しないストローブ入力回路（第３図
のSTL1に相当）に入るとラツチイネーブル信号
が発生し、端子WSRから取り込まれる第１の被
ラツチ信号がラツチされると共に端子DIBRから
取り込まれる第２の被ラツチ信号がラツチされ
る。これら第１及び第２の被ラツチ信号の
“０”、“１”情報に基づきページモードが指定さ
れる。即ち、Ａ時点で共通の行番地信号RAに指
定されたページ内で、上記列アドレスストローブ
信号に同期してＢ，Ｃ，Ｄの各時点で列番地信号
CAで指定された番地にアクセスされる。端子
WSRから第１の被ラツチ信号に続いて入力され
るリード／ライトストローブ信号は上記第１の被
ラツチ信号により図示しないストローブ入力回路
（第３図のSTL2に相当）へ取り込まれ第５図で括
弧内に記したようにアクセスされた番地の読み書
きが指定される。尚、D0はメモリ出力端子を示
している。
第６図はいわゆるニブルモードの場合の例を示
している。この例は第５図のページモードの例に
於いて列方向の番地を自動的に内部で発生させる
ことができるような動作モードを指定するもので
ある。この場合、第５図のタイムチヤートと異な
り、Ａ時点で入力端子WSRからの第１の被ラツ
チ信号が“１”であり、入力端子DIBRからの第
２の被ラツチ信号は“０”である。これら
“１”、“０”情報によりニブルモードが指定され
る。これにより列番地信号CAはＢ時点で取り込
まれるだけで、これに続く列番地は内部で自動的
に発生される。
している。この例は第５図のページモードの例に
於いて列方向の番地を自動的に内部で発生させる
ことができるような動作モードを指定するもので
ある。この場合、第５図のタイムチヤートと異な
り、Ａ時点で入力端子WSRからの第１の被ラツ
チ信号が“１”であり、入力端子DIBRからの第
２の被ラツチ信号は“０”である。これら
“１”、“０”情報によりニブルモードが指定され
る。これにより列番地信号CAはＢ時点で取り込
まれるだけで、これに続く列番地は内部で自動的
に発生される。
第７図はリフレツシユモードの場合の例を示し
ている。この例は入力端子WSRからの第１の被
ラツチ信号及び入力端子DIBRからの第２の被ラ
ツチ信号が共に“１”である。これにより、入力
端子IN11からの行アドレスストローブ信号が
“０”状態である期間中は自動的に内部の全ての
番地がリフレツシユされる。従つて、第７図に示
されるように上記第１及び第２の被ラツチ信号が
取り込まれた後、アドレス端子AD及び端子
WSR、DIBRからの入力はメモリの内部動作には
影響しない。また内部リフレツシユであるからメ
モリ出力端子D0の出力はない。
ている。この例は入力端子WSRからの第１の被
ラツチ信号及び入力端子DIBRからの第２の被ラ
ツチ信号が共に“１”である。これにより、入力
端子IN11からの行アドレスストローブ信号が
“０”状態である期間中は自動的に内部の全ての
番地がリフレツシユされる。従つて、第７図に示
されるように上記第１及び第２の被ラツチ信号が
取り込まれた後、アドレス端子AD及び端子
WSR、DIBRからの入力はメモリの内部動作には
影響しない。また内部リフレツシユであるからメ
モリ出力端子D0の出力はない。
以上のように、この発明によれば、外部からの
第１のストローブ信号に応じて入力時刻が指定さ
れる基板内部で使用される番地の発生モードを指
定するための被ラツチ信号とこの被ラツチ信号も
しくは第１のストローブ信号に応じて入力される
第２のストローブ信号をマルチプレクスして入力
する入力回路を設けることで、ピン数を増加する
こともなく、しかも動作速度の低下を抑えて大容
量の半導体記憶装置に多種の動作機能をもたせる
ことができる。
第１のストローブ信号に応じて入力時刻が指定さ
れる基板内部で使用される番地の発生モードを指
定するための被ラツチ信号とこの被ラツチ信号も
しくは第１のストローブ信号に応じて入力される
第２のストローブ信号をマルチプレクスして入力
する入力回路を設けることで、ピン数を増加する
こともなく、しかも動作速度の低下を抑えて大容
量の半導体記憶装置に多種の動作機能をもたせる
ことができる。
第１図は本発明の第１の実施例における要部で
ある入力回路部の構成を示すブロツク図、第２図
は第１図の入力回路部の動作を示す説明図、第３
図は本発明の第２の実施例における要部である入
力回路部の構成を示すブロツク図、第４図は第３
図の回路の動作を示す説明図、第５図乃至第７図
は本発明を応用した半導体記憶装置の動作タイミ
ングチヤートである。
ある入力回路部の構成を示すブロツク図、第２図
は第１図の入力回路部の動作を示す説明図、第３
図は本発明の第２の実施例における要部である入
力回路部の構成を示すブロツク図、第４図は第３
図の回路の動作を示す説明図、第５図乃至第７図
は本発明を応用した半導体記憶装置の動作タイミ
ングチヤートである。
Claims (1)
- 【特許請求の範囲】 １ 行列配列された半導体記憶素子とこれら半導
体記憶素子の行番地及び列番地を指定するための
信号をマルチプレクスした第１の入力信号を受け
る第１の入力回路を同一基板上に集積した半導体
記憶装置に於いて、前記基板の外部から入力され
る第１のストローブ信号によりラツチされ、前記
基板内部で使用される番地の発生モードを指定す
るための被ラツチ信号とこの被ラツチ信号もしく
は前記第１のストローブ信号を遅延させた信号に
応じて入力される第２のストローブ信号とをマル
チプレクスした第２の入力信号を受ける第２の入
力回路を備え、前記被ラツチ信号及び第２のスト
ローブ信号により読み出し及び書き込み動作を制
御することを特徴とする半導体記憶装置。 ２ 半導体記憶素子はダイナミツクランダムアク
セスメモリを構成するものである特許請求の範囲
第１項記載の半導体記憶装置。 ３ 被ラツチ信号はページモードもしくはニブル
モード又はリフレツシユモードを選択するもので
ある特許請求の範囲第１項もしくは第２項記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7148277A JPS546429A (en) | 1977-06-16 | 1977-06-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7148277A JPS546429A (en) | 1977-06-16 | 1977-06-16 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS546429A JPS546429A (en) | 1979-01-18 |
| JPS6215947B2 true JPS6215947B2 (ja) | 1987-04-09 |
Family
ID=13461894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7148277A Granted JPS546429A (en) | 1977-06-16 | 1977-06-16 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS546429A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052513B2 (ja) * | 1981-12-02 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置 |
-
1977
- 1977-06-16 JP JP7148277A patent/JPS546429A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS546429A (en) | 1979-01-18 |
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