JPS63231659A - マイクロコンピユ−タ・システム - Google Patents
マイクロコンピユ−タ・システムInfo
- Publication number
- JPS63231659A JPS63231659A JP6604687A JP6604687A JPS63231659A JP S63231659 A JPS63231659 A JP S63231659A JP 6604687 A JP6604687 A JP 6604687A JP 6604687 A JP6604687 A JP 6604687A JP S63231659 A JPS63231659 A JP S63231659A
- Authority
- JP
- Japan
- Prior art keywords
- peripheral circuits
- data
- bus control
- cpu
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はマイクロコンピュータ・システムであって、周
辺回路に制御部を設け、この制御部でバス制御命令に応
じて周辺回路を制御することにより、データ授受を高速
化し、かつメモリに格納する命令のバイト数を減少させ
る。
辺回路に制御部を設け、この制御部でバス制御命令に応
じて周辺回路を制御することにより、データ授受を高速
化し、かつメモリに格納する命令のバイト数を減少させ
る。
本発明はマイクロコンピュータ・システムに関し、中央
処理装置（以下ｒｃＰＩＪＪという）と複数の周辺回路
との間をバスラインで接続したマイクロコンピュータ・
システムに関する。
処理装置（以下ｒｃＰＩＪＪという）と複数の周辺回路
との間をバスラインで接続したマイクロコンピュータ・
システムに関する。
マイクロコンピュータ・システムは第５図に示す如く、
ＣＰＵ １０とＲＯＭＩ １．ＲＡＭ１２゜浮動小数点
演鐸回路（以下ｒＦＰｃＪという）１３、タイマ回路１
４．１１０インターフェース回路１５等の周辺回路とで
構成される。ＣＰＵ１０と各周辺回路との間はバスライ
ン１６で接続されている。
ＣＰＵ １０とＲＯＭＩ １．ＲＡＭ１２゜浮動小数点
演鐸回路（以下ｒＦＰｃＪという）１３、タイマ回路１
４．１１０インターフェース回路１５等の周辺回路とで
構成される。ＣＰＵ１０と各周辺回路との間はバスライ
ン１６で接続されている。
従来のマイクロ・コンピュータ・システムでは、ＣＰＬ
Ｊ １０と各周辺回路との間のデータ授受はＣＰＵ１０
が転送命令を実行することにより行なっている。また２
つの周辺回路例えばＲＡＭ１２と１１０インタ一フエー
ス回路１５間のデータ授受は、ｃｐｕ ｉ ｏとＲＡＭ
１２とのデータ授受及びＣＰＬｌｌｏとＩ１０インター
フェース回路１５とのデータ授受として行なわれる。
Ｊ １０と各周辺回路との間のデータ授受はＣＰＵ１０
が転送命令を実行することにより行なっている。また２
つの周辺回路例えばＲＡＭ１２と１１０インタ一フエー
ス回路１５間のデータ授受は、ｃｐｕ ｉ ｏとＲＡＭ
１２とのデータ授受及びＣＰＬｌｌｏとＩ１０インター
フェース回路１５とのデータ授受として行なわれる。
勿論、従来よりＤＭＡ （直接メモリ・アクセス）コン
トローラを設けることにより、例えばＲＡＭ１２とＩ１
０インターフェース回蕗１５との間で直接データ授受を
行なうことも可能ではあるが、ＤＭＡ転送は大量のデー
タを連続して転送する場合にのみ有効で、少儀のデータ
授受を行なう場合には用いられない。
トローラを設けることにより、例えばＲＡＭ１２とＩ１
０インターフェース回蕗１５との間で直接データ授受を
行なうことも可能ではあるが、ＤＭＡ転送は大量のデー
タを連続して転送する場合にのみ有効で、少儀のデータ
授受を行なう場合には用いられない。
上記従来のコンピュータ・システムにおいて、例えばｃ
ｐｕｉｏ内の第１．第２レジスタに格納されている数値
データＡ、ＢをＦＰＣｌ３で乗口しようとする場合につ
いて考える。
ｐｕｉｏ内の第１．第２レジスタに格納されている数値
データＡ、ＢをＦＰＣｌ３で乗口しようとする場合につ
いて考える。
この場合、ＣＰｔＪｌｏは第１サイクルでＲＯＭ１１か
らライト命令を読み、第２ザイクルでこの命令をデコー
ドし、第３サイクルで数値データＡをＦＰＣｌ ３の例
えばソースレジスタに占き込む。
らライト命令を読み、第２ザイクルでこの命令をデコー
ドし、第３サイクルで数値データＡをＦＰＣｌ ３の例
えばソースレジスタに占き込む。
ライト命令は命令コード１バイトとＦＰＣｌ３のアドレ
ス１バイトより構成されている。次に同様にしてライト
命令で数値データＢをＦＰＣｌ３のディスティネーショ
ンレジスタに書き込む。
ス１バイトより構成されている。次に同様にしてライト
命令で数値データＢをＦＰＣｌ３のディスティネーショ
ンレジスタに書き込む。
次にｃｐｕｉｏはＲＯＭ１１から２度続けてノー・オペ
レーション命令を読む。ノー・オペレーション命令は命
令コード１バイトだけであり、Ｃｐｕｉｏはここで２サ
イクルだけ待機し、この間にＦＰＣｌ３は数値データＡ
、Ｂの浮動小数点の乗ｎを行ない、演韓結果デ゛−夕を
ディスティネーションレジスタに格納する。
レーション命令を読む。ノー・オペレーション命令は命
令コード１バイトだけであり、Ｃｐｕｉｏはここで２サ
イクルだけ待機し、この間にＦＰＣｌ３は数値データＡ
、Ｂの浮動小数点の乗ｎを行ない、演韓結果デ゛−夕を
ディスティネーションレジスタに格納する。
次にＣＰＵ１０は第１ザイクルでＲＯＭ１１からリード
命令を読み、第２サイクルでこの命令をデコードし、第
３サイクルでＦＰＣｌ３のソースレジスタの数値データ
をＣＰＵ１０内の第１のレジスタに読み込む。次に同様
にしてリード命令でディスティネーションレジスタの数
値データをＣＰＵｌ０内の第２レジスタに読み込む。
命令を読み、第２サイクルでこの命令をデコードし、第
３サイクルでＦＰＣｌ３のソースレジスタの数値データ
をＣＰＵ１０内の第１のレジスタに読み込む。次に同様
にしてリード命令でディスティネーションレジスタの数
値データをＣＰＵｌ０内の第２レジスタに読み込む。
このように、ライト命令、リード命令等によるデータ授
受には夫々３サイクルが必要で上記の演算全体では１４
サイクルを要し、実行速度が遅くなる。また、ライト命
令、リード命令夫々は２バイトであり、上記の演算全体
で１０バイトを要し、ＲＯＭ１１を占有する命令バイト
数が大であるという問題点があった。
受には夫々３サイクルが必要で上記の演算全体では１４
サイクルを要し、実行速度が遅くなる。また、ライト命
令、リード命令夫々は２バイトであり、上記の演算全体
で１０バイトを要し、ＲＯＭ１１を占有する命令バイト
数が大であるという問題点があった。
本発明は上記の点に鑑みてなされたものであり、データ
授受を高速に行ないえ、またＲＯＭ１１を占有する命令
バイト数が少なくて済むマイクロコンピュータ・システ
ムを提供することを目的とする。
授受を高速に行ないえ、またＲＯＭ１１を占有する命令
バイト数が少なくて済むマイクロコンピュータ・システ
ムを提供することを目的とする。
本発明のマイクロコンピュータ・システムは、任意の周
辺回路（２２〜２５）を指定して指定した周辺回路（２
２〜２５）のバスライン（２６）への複数回のデータ入
出力を指示するバス制御ｌ命令をメモリ（２１）に記憶
し、 メモリ（２１）よりバスライン（２６）に読み出された
バス制御命令を検出して、バス制御命令の指定及び指示
に応じて複数の周辺回路（２２〜２５）夫々を動作させ
る制御部（２２ａ〜２５ａ）を複数の周辺回路（２２〜
２５）夫々に設け、バス制御命令によりＣＰＵ （２０
）及び指定した周辺回路（２２〜２５）を同時並列に動
作させて相互にデータ授受を行なう。
辺回路（２２〜２５）を指定して指定した周辺回路（２
２〜２５）のバスライン（２６）への複数回のデータ入
出力を指示するバス制御ｌ命令をメモリ（２１）に記憶
し、 メモリ（２１）よりバスライン（２６）に読み出された
バス制御命令を検出して、バス制御命令の指定及び指示
に応じて複数の周辺回路（２２〜２５）夫々を動作させ
る制御部（２２ａ〜２５ａ）を複数の周辺回路（２２〜
２５）夫々に設け、バス制御命令によりＣＰＵ （２０
）及び指定した周辺回路（２２〜２５）を同時並列に動
作させて相互にデータ授受を行なう。
〔作用〕
本発明においては、バス制御命令がメモリ（２１）より
読み出されると、周辺回路（２２〜２５）夫々の制御部
（２２ａ〜２５ａ）はバス制御命令に指定されたものが
、バス制御命令の指示に従って複数回のデータ入出力の
動作を行ない、かつＣＰＵ （２０）がこのバス制御命
令に従って周辺回路（２２〜２５）の複数回のデータ入
出力の動作に応じた動作を行なう。これによって単一の
バス制ｉＩｌ命令でＣＰＵ （２０＞と周辺回路（２２
〜２５）間の複数回のデータ授受を行なう。
読み出されると、周辺回路（２２〜２５）夫々の制御部
（２２ａ〜２５ａ）はバス制御命令に指定されたものが
、バス制御命令の指示に従って複数回のデータ入出力の
動作を行ない、かつＣＰＵ （２０）がこのバス制御命
令に従って周辺回路（２２〜２５）の複数回のデータ入
出力の動作に応じた動作を行なう。これによって単一の
バス制ｉＩｌ命令でＣＰＵ （２０＞と周辺回路（２２
〜２５）間の複数回のデータ授受を行なう。
第１図は本発明のマイクロコンピュータ・システムの一
実施例の構成図を示す。同図中、２０はＣＰＵであり、
このＣＰ Ｕ ２０とＲＯＭ２１．ＲＡＭ２２．ＦＰＣ
２３，タイマ回路２４．Ｉ１０インターフェース回路２
５＠の周辺回路との間はバスライン２６で接続されてい
る。
実施例の構成図を示す。同図中、２０はＣＰＵであり、
このＣＰ Ｕ ２０とＲＯＭ２１．ＲＡＭ２２．ＦＰＣ
２３，タイマ回路２４．Ｉ１０インターフェース回路２
５＠の周辺回路との間はバスライン２６で接続されてい
る。
ＲＯＭ２１にはＣＰＵ２０で実行される命令のプログラ
ムが格納されている。このプログラムは通常のデータ転
送命令、演算命令、ビット操作命令等の他にバス制御命
令が用いられている。
ムが格納されている。このプログラムは通常のデータ転
送命令、演算命令、ビット操作命令等の他にバス制御命
令が用いられている。
バス制御命令は第２図に示す如く２バイトの命令である
。第１バイトはバス制御命令であることを識別するため
の特定命令コード３０とされている。次の第２バイトの
上位４ピツ［−はＲＡＭ２２゜ＦＰＣ２３，タイマ回路
２４．Ｉ１０インターフェース回路２５等の周辺回路（
リソース）を指定するリソース番号３１であり、下位４
ピツｉ・は指定された周辺回路の複数回のデータ入出力
の動作を指示する動作番号３２である。
。第１バイトはバス制御命令であることを識別するため
の特定命令コード３０とされている。次の第２バイトの
上位４ピツ［−はＲＡＭ２２゜ＦＰＣ２３，タイマ回路
２４．Ｉ１０インターフェース回路２５等の周辺回路（
リソース）を指定するリソース番号３１であり、下位４
ピツｉ・は指定された周辺回路の複数回のデータ入出力
の動作を指示する動作番号３２である。
例えば、リソース番号の値が「３」でＦＰＣ２３を指示
するとぎ、ＦＰＣ２３は第３図に示す如く動作番号に対
応した動作シーケンスを順に実行する。第３図中の動作
シーケンスでｌ−ＲＪはデータの書き込み、ｒＷＪはデ
ータの読み出し、ｒＸＪはデータの演算を表わしている
。動作シーケンスの欄で各動作は左方より右方に向けて
順に各１サイクルで実行される。
するとぎ、ＦＰＣ２３は第３図に示す如く動作番号に対
応した動作シーケンスを順に実行する。第３図中の動作
シーケンスでｌ−ＲＪはデータの書き込み、ｒＷＪはデ
ータの読み出し、ｒＸＪはデータの演算を表わしている
。動作シーケンスの欄で各動作は左方より右方に向けて
順に各１サイクルで実行される。
上記のＲＡＭ２２．ＦＰＣ２３，タイマ回路２４、Ｉ１
０インターフェース回路２５夫々はデータ授受制御部２
２ａ、２３ａ、２４ａ、２５ａ夫々を有している。
０インターフェース回路２５夫々はデータ授受制御部２
２ａ、２３ａ、２４ａ、２５ａ夫々を有している。
データ授受制御部２２ａ〜２５ａは略同様の構成であり
、ＦＰＣ２３のデータ授受制御部２３ａを例にとって第
４図と共に説明する。 ゛第４図中、端子４０は
バスライン２６に接続されている。バスライン２６を伝
送される命令、データ等が端子４０より入来して、デー
タ授受制御部２３ａ内のコード検出回路４１．ラッチ回
路４２、及びＦＰＣ２３のソースレジスタ４３．ディス
ティネーションレジスタ４４夫々に供給される。
、ＦＰＣ２３のデータ授受制御部２３ａを例にとって第
４図と共に説明する。 ゛第４図中、端子４０は
バスライン２６に接続されている。バスライン２６を伝
送される命令、データ等が端子４０より入来して、デー
タ授受制御部２３ａ内のコード検出回路４１．ラッチ回
路４２、及びＦＰＣ２３のソースレジスタ４３．ディス
ティネーションレジスタ４４夫々に供給される。
コード検出回路４１はバスライン２６より入来する命令
の第１バイトがバス制御命令の命令コード３０と一致し
、かつ第２バイトの上位４ビツトがＦＰＣ２３を指定す
るリソース番号３１（値「３Ｊ）と一致するかどうかを
検出し、これらが一致したときラッチ回路４２にラッチ
指示信号を供給する。
の第１バイトがバス制御命令の命令コード３０と一致し
、かつ第２バイトの上位４ビツトがＦＰＣ２３を指定す
るリソース番号３１（値「３Ｊ）と一致するかどうかを
検出し、これらが一致したときラッチ回路４２にラッチ
指示信号を供給する。
ラッチ回路４２はバスライン２６より入来する命令の第
２バイトの下位４ビツトを供給されており、ラッチ指示
信号の供給により、上記下位４ビツトの動作番＠３２を
ラッチする。ラッチ回路４２にラッチされた動作番号３
２はデコーダ４５に供給され、ここでデコードされてシ
ーケンサ４６に供給される。
２バイトの下位４ビツトを供給されており、ラッチ指示
信号の供給により、上記下位４ビツトの動作番＠３２を
ラッチする。ラッチ回路４２にラッチされた動作番号３
２はデコーダ４５に供給され、ここでデコードされてシ
ーケンサ４６に供給される。
シーケンサ４６はデコーダ４５のデコード結果に応じて
ＦＰＣ２３を構成するソースレジスタ４３、ディスティ
ネーションレジスタ４４及びその他の各回路夫々に制御
信号を供給して、これらの動作制御を行なう。
ＦＰＣ２３を構成するソースレジスタ４３、ディスティ
ネーションレジスタ４４及びその他の各回路夫々に制御
信号を供給して、これらの動作制御を行なう。
ココテ、ＣＰｔＪ２０がＲＯＭ２１よりプログラム中の
命令を順次読み出して実行している際に、リソース番号
の値が「３」で動性番号の値が「２」のバス制御命令が
第１ザイクルでＲＯＭ２１より読み出されたものとする
。この場合、ＣＰｔＪ２０は第２サイクルで上記バス制
御命令をデコードして、第３サイクルでＣＰＵ２０内の
第２レジスタに格納された数値データ八をバスライン２
６に送出し、第４サイクルでＣＰＵ２０内の第２レジス
タの数値データＢをバスライン２６に送出する。
命令を順次読み出して実行している際に、リソース番号
の値が「３」で動性番号の値が「２」のバス制御命令が
第１ザイクルでＲＯＭ２１より読み出されたものとする
。この場合、ＣＰｔＪ２０は第２サイクルで上記バス制
御命令をデコードして、第３サイクルでＣＰＵ２０内の
第２レジスタに格納された数値データ八をバスライン２
６に送出し、第４サイクルでＣＰＵ２０内の第２レジス
タの数値データＢをバスライン２６に送出する。
これと共にＦＰＣ２３内のシーケンサ４６は第２サイク
ルにお【プるデコーダ４５のデコード結果により第３サ
イクルでソースレジスタ４３に端子４０より入来する数
値データＡの格納を指示し、第４サイクルでディスティ
ネーションレジスタ４４に端子４０より入来する数値デ
ータＢの格納を指示する。
ルにお【プるデコーダ４５のデコード結果により第３サ
イクルでソースレジスタ４３に端子４０より入来する数
値データＡの格納を指示し、第４サイクルでディスティ
ネーションレジスタ４４に端子４０より入来する数値デ
ータＢの格納を指示する。
この後、シーケンサ４６は第５サイクル及び第６サイク
ルでソースレジスタ４３の数値データ八とディスティネ
ーションレジスタ４４の数値データ８との乗算等の演算
を行なわせ、演算結果データをディスティネーションレ
ジスタ４４に格納させる。この間ＣＰＬＪ２０は待機し
ている。
ルでソースレジスタ４３の数値データ八とディスティネ
ーションレジスタ４４の数値データ８との乗算等の演算
を行なわせ、演算結果データをディスティネーションレ
ジスタ４４に格納させる。この間ＣＰＬＪ２０は待機し
ている。
シーケンサ４６は第７サイクルでソースレジスタ４３の
数値データを端子４０よりバスライン２６に送出さ、せ
、第８サイクルでディスティネーションレジスタ４４の
演算結果データを端子４０よりバスライン２６に送出さ
せる。これと共にＣＰＵ２０は第７ザイクルでバスライ
ン２６より入来する数値データを第２レジスタに格納し
、第８サイクルでバスライン２６より入来する演算結果
データを第２レジスタに格納する。
数値データを端子４０よりバスライン２６に送出さ、せ
、第８サイクルでディスティネーションレジスタ４４の
演算結果データを端子４０よりバスライン２６に送出さ
せる。これと共にＣＰＵ２０は第７ザイクルでバスライ
ン２６より入来する数値データを第２レジスタに格納し
、第８サイクルでバスライン２６より入来する演算結果
データを第２レジスタに格納する。
このように、２バイトのバス制御命令がＲＯＭ２１から
バスライン２６に送出されると、それ以後の８サイクル
で浮動小数点の演算が終了する。
バスライン２６に送出されると、それ以後の８サイクル
で浮動小数点の演算が終了する。
即ち、従来１４サイクルを要していた処理を８サイクル
と高速に実行することができ、また上記処理は２バイト
のバス制御命令だけで実行され、ＲＯＭ２１に格納され
るプログラムの命令バイト数を減少できる。
と高速に実行することができ、また上記処理は２バイト
のバス制御命令だけで実行され、ＲＯＭ２１に格納され
るプログラムの命令バイト数を減少できる。
同様にして、バス制御命令に対応したデータ授受制御部
２２ａ、２４ａ、２５ａ夫々とＣＰＵ２０との並列動作
により、ＣＰＵ２０とＲＡＭ２２、タイマ回路２４．Ｉ
１０インターフェース回路２５等の周辺回路との間のデ
ータ授受を高速に行ならことがで、きる。
２２ａ、２４ａ、２５ａ夫々とＣＰＵ２０との並列動作
により、ＣＰＵ２０とＲＡＭ２２、タイマ回路２４．Ｉ
１０インターフェース回路２５等の周辺回路との間のデ
ータ授受を高速に行ならことがで、きる。
なお、必要に応じてＲＯＭ２１内にもデータ授受制御部
を設け、ＣＰＵ２０とＲＯＭ２１とのデータ授受を高速
に行なうこともでき、上記実施例に限定されない−０ 〔発明の効果〕 上述の如く、本発明のマイクロコンピュータ・システム
によれば、ＣＰＵと周辺回路との間のデータ授受を高速
に行なうことができ、かつメモリに格納する命令のバイ
ト数を減少させることができ、実用上きわめて有用であ
る。
を設け、ＣＰＵ２０とＲＯＭ２１とのデータ授受を高速
に行なうこともでき、上記実施例に限定されない−０ 〔発明の効果〕 上述の如く、本発明のマイクロコンピュータ・システム
によれば、ＣＰＵと周辺回路との間のデータ授受を高速
に行なうことができ、かつメモリに格納する命令のバイ
ト数を減少させることができ、実用上きわめて有用であ
る。
第１図は本発明のマイクロコンピュータ・システムの一
実施例の構成図、 第２図はバス制御命令の構成を説明するための図、 第３図は動作番号を説明するための図、第４図はデータ
授受制費部の一実施例のブロック系統図、 第５図は従来システムの一例の構成図である。 図面中、 ２０は中央処理装置（ＣＰＵ）、 ２１はＲＯＭ。 ２２はＲＡＭ。 ２２ａ、２３ａ、２４ａ、２５ａはデータ授受制御部、 ２３は浮動小数点演算回路（ＦＰＣ）、２４はタイマ回
路、 ２５はＩ１０インターフェース回路である。 第１図 ペス糎…す争令の構威宮説咽す）＾＾の図ＩＭＪ’Ｆ奮
号１宴υ唱す曇へりの口 蘂３図
実施例の構成図、 第２図はバス制御命令の構成を説明するための図、 第３図は動作番号を説明するための図、第４図はデータ
授受制費部の一実施例のブロック系統図、 第５図は従来システムの一例の構成図である。 図面中、 ２０は中央処理装置（ＣＰＵ）、 ２１はＲＯＭ。 ２２はＲＡＭ。 ２２ａ、２３ａ、２４ａ、２５ａはデータ授受制御部、 ２３は浮動小数点演算回路（ＦＰＣ）、２４はタイマ回
路、 ２５はＩ１０インターフェース回路である。 第１図 ペス糎…す争令の構威宮説咽す）＾＾の図ＩＭＪ’Ｆ奮
号１宴υ唱す曇へりの口 蘂３図
Claims (1)
- 【特許請求の範囲】 中央処理装置（２０）と、該中央処理装置 （２０）で実行される命令を記憶したメモリ（２１）を
含む複数の周辺回路（２１〜２５）との間をバスライン
（２６）で接続したマイクロコンピュータ・システムに
おいて、 任意の周辺回路（２２〜２５）を指定して指定した周辺
回路（２２〜２５）の該バスライン（２６）への複数回
のデータ入出力を指示するバス制御命令を該メモリ（２
１）に記憶し、 該メモリ（２１）よりバスライン（２６）に読み出され
たバス制御命令を検出して、該バス制御命令の指定及び
指示に応じて複数の周辺回路（２２〜２５）夫々を動作
させる制御部（２２ａ〜２５ａ）を該複数の周辺回路（
２２〜２５）夫々に設け、 該バス制御命令により該中央処理装置（２０）及び該指
定した周辺回路（２２〜２５）を同時並列に動作させて
相互にデータ授受を行なうことを特徴とするマイクロコ
ンピュータ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6604687A JPH0752416B2 (ja) | 1987-03-20 | 1987-03-20 | マイクロコンピユ−タ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6604687A JPH0752416B2 (ja) | 1987-03-20 | 1987-03-20 | マイクロコンピユ−タ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63231659A true JPS63231659A (ja) | 1988-09-27 |
| JPH0752416B2 JPH0752416B2 (ja) | 1995-06-05 |
Family
ID=13304541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6604687A Expired - Fee Related JPH0752416B2 (ja) | 1987-03-20 | 1987-03-20 | マイクロコンピユ−タ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752416B2 (ja) |
-
1987
- 1987-03-20 JP JP6604687A patent/JPH0752416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752416B2 (ja) | 1995-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4761755A (en) | Data processing system and method having an improved arithmetic unit | |
| US4037213A (en) | Data processor using a four section instruction format for control of multi-operation functions by a single instruction | |
| JPH0562387B2 (ja) | ||
| US4250547A (en) | Information processing apparatus capable of effecting parallel processings by using a divided common bus | |
| EP0159699A2 (en) | A data processor executing microprograms according to a plurality of system architectures | |
| US4884195A (en) | Multiprocessor system for loading microprograms into a RAM control store of a bus controller | |
| US5077659A (en) | Data processor employing the same microprograms for data having different bit lengths | |
| US4663728A (en) | Read/modify/write circuit for computer memory operation | |
| EP0240606A2 (en) | Pipe-line processing system and microprocessor using the system | |
| EP0169030A2 (en) | Data processing circuit for calculating either a total sum or a total product of a series of data at a high speed | |
| US5121351A (en) | Floating point arithmetic system | |
| JPH02500692A (ja) | マルチプロセッサコンピュータにおける演算要素の統合 | |
| JPH0752416B2 (ja) | マイクロコンピユ−タ・システム | |
| JPH01169669A (ja) | 高速数値演算装置 | |
| JPS5969845A (ja) | デ−タ駆動制御方式 | |
| JP2741514B2 (ja) | マルチｃｐｕシステム | |
| JPS62182857A (ja) | 入出力制御装置 | |
| JPH0420481B2 (ja) | ||
| JPH01116702A (ja) | シーケンスコントローラ | |
| JP2504535B2 (ja) | バスユニットの構成方法 | |
| JPS62194545A (ja) | デ−タフロ−型計算機のプログラム書換装置 | |
| JPS6149263A (ja) | 情報処理モジユ−ル | |
| JPH0399321A (ja) | 命令制御方式 | |
| JPS61148562A (ja) | 情報処理装置におけるデ−タの移送方式 | |
| JPS5835660A (ja) | マイクロプロセツサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |