JPS62162153A - バツフア記憶装置における置き換え制御方式 - Google Patents
バツフア記憶装置における置き換え制御方式Info
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- JPS62162153A JPS62162153A JP61313524A JP31352486A JPS62162153A JP S62162153 A JPS62162153 A JP S62162153A JP 61313524 A JP61313524 A JP 61313524A JP 31352486 A JP31352486 A JP 31352486A JP S62162153 A JPS62162153 A JP S62162153A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、計算機のバッファ記憶装置の制御方式に関し
、特にセット・アソシアティブ方式等のバッファ記憶装
置におけるブロックのＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎ
ｔｌｙ Ｕｓｅｄ ）管理による置き換え制御方式に関
する。
、特にセット・アソシアティブ方式等のバッファ記憶装
置におけるブロックのＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎ
ｔｌｙ Ｕｓｅｄ ）管理による置き換え制御方式に関
する。
最近の大型計算機の多くは、ＣＰＵからの主記憶アクセ
ス時間を短縮するためにＣＰＵ内にセットアソシアティ
ブ方式のキャッシュを設けている。
ス時間を短縮するためにＣＰＵ内にセットアソシアティ
ブ方式のキャッシュを設けている。
ＶＵ（ベクトルユニット）の接続されたシステムにおい
ては、ＶＵは、直接主記憶をアクセスするので、ＣＰＵ
のキャッシュと主記憶との間で一致制御が必要となる。
ては、ＶＵは、直接主記憶をアクセスするので、ＣＰＵ
のキャッシュと主記憶との間で一致制御が必要となる。
箪１図はその１符１１を云１．たもので １は十紀倚装
置ＭＳＵ、２は主記憶制御装置ＭＣＵ、３は中央処理装
置ＣＰＵ、４はヘクトル処理装置ＶＵ。
置ＭＳＵ、２は主記憶制御装置ＭＣＵ、３は中央処理装
置ＣＰＵ、４はヘクトル処理装置ＶＵ。
５はＴＡＧｌとデータバッファより構成されているキャ
ッシュ、６はＴＡＧ２，７はＴＡＧ２制御回路を示す。
ッシュ、６はＴＡＧ２，７はＴＡＧ２制御回路を示す。
ＣＰＵが主記憶よりブロックフェッチを行うと。
キャッシュのＴＡＧＩおよびデータバッファにアドレス
およびデータをそれぞれ登録すると同時に。
およびデータをそれぞれ登録すると同時に。
ＴＡＧ２へプロッタフェッチアドレスを登録する。
ｖＵが主記憶装置にストアすると、ストアアドレスがＴ
ＡＧ２へ送られてきて、ＣＰＵのキャッシュのアドレス
と一致するかどうかのチェックを行う。一致するとＣＰ
Ｕに対してキャッシュのＴＡＧＩへ一致したアドレスを
送ってバッファインバリデーション（ＢＴ）を行う。一
致しない場合はバッファインバリデーションは行わない
。ＴＡＧ２はＢＬＫＯ，ＢＬＫＩの２つのブロックによ
り構成されていて、常に最近使用のもので占められるよ
うにするため、各ＢＬＯＣＫに対応するデータの使用状
況を、ＴＡＧ２制御回路７がリプレイスピッＩ−を用い
て管理し、データの置き換え制御を行う。その置き換え
アルゴリズムは、ＬＲｔＪと呼ばれる。
ＡＧ２へ送られてきて、ＣＰＵのキャッシュのアドレス
と一致するかどうかのチェックを行う。一致するとＣＰ
Ｕに対してキャッシュのＴＡＧＩへ一致したアドレスを
送ってバッファインバリデーション（ＢＴ）を行う。一
致しない場合はバッファインバリデーションは行わない
。ＴＡＧ２はＢＬＫＯ，ＢＬＫＩの２つのブロックによ
り構成されていて、常に最近使用のもので占められるよ
うにするため、各ＢＬＯＣＫに対応するデータの使用状
況を、ＴＡＧ２制御回路７がリプレイスピッＩ−を用い
て管理し、データの置き換え制御を行う。その置き換え
アルゴリズムは、ＬＲｔＪと呼ばれる。
たとえばＴＡＧ２のＢＬＫＯ，ＢＬＫＩ両方にすでに登
録済みであるとして、さらにブロックフェッチアドレス
を登録する場合には、ＬＲＵかリプレイスビットの内容
によって最新でないアドレスを決定し、そのアドレスを
ＣＰＵへ転送してキャッシュのパンファインバリデーシ
ョンを行い。
録済みであるとして、さらにブロックフェッチアドレス
を登録する場合には、ＬＲＵかリプレイスビットの内容
によって最新でないアドレスを決定し、そのアドレスを
ＣＰＵへ転送してキャッシュのパンファインバリデーシ
ョンを行い。
その結果置き換え対象となったＴＡＧ２の一方のＢＬＯ
ＣＫに対してブロックフェッチアドレスを登録するよう
にさせる。
ＣＫに対してブロックフェッチアドレスを登録するよう
にさせる。
リプレイスピントはブロックごとに設けられ。
それぞれ対応するブロックの最新の使用時点の序列を表
している。このリプレイスビットにエラーが存在した場
合、置き換え制御は最適なものとならず、キャッシュの
効率は低下する。
している。このリプレイスビットにエラーが存在した場
合、置き換え制御は最適なものとならず、キャッシュの
効率は低下する。
従来の計算機では、ＴＡＧ２制御回路７がリプレイスビ
ットをまとめて管理していたため、エラーチェック用の
パリティビットは、リプレイスビット全体に対して付加
されていた。
ットをまとめて管理していたため、エラーチェック用の
パリティビットは、リプレイスビット全体に対して付加
されていた。
本発明の目的は、バッファ記憶装置におけるＬＲＵ管理
のための制御回路を簡単で信頼度の高いものとし、かつ
少ないハードウェア量により実現することにあり、その
ための構成として２Ｎを２のべき乗数としてＮ個のブロ
ックからなるバッファと、各ブロックのデータ置き換え
をリプレイスビットにもとづいて制御する置き換え制御
回路とをそなえたセットアソシアティブ方式のバッファ
記憶装置において。
のための制御回路を簡単で信頼度の高いものとし、かつ
少ないハードウェア量により実現することにあり、その
ための構成として２Ｎを２のべき乗数としてＮ個のブロ
ックからなるバッファと、各ブロックのデータ置き換え
をリプレイスビットにもとづいて制御する置き換え制御
回路とをそなえたセットアソシアティブ方式のバッファ
記憶装置において。
上記ヱき換え制御回路は、各ブロックごとにｌｏｇ２Ｎ
個のリプレイスビットをそなえ、かつ上記各ブロックの
ｌｏｇ２Ｎ個のリプレイスビット中の各１個ずつを使用
して各ブロックを２個ずつ組み合わせたｌｏｇ、 Ｎ段
のトーナメント形式の論理を組み立てた使用順位判定論
理回路をそなえることにより、置き換えブロックを決定
するように構成され。
個のリプレイスビットをそなえ、かつ上記各ブロックの
ｌｏｇ２Ｎ個のリプレイスビット中の各１個ずつを使用
して各ブロックを２個ずつ組み合わせたｌｏｇ、 Ｎ段
のトーナメント形式の論理を組み立てた使用順位判定論
理回路をそなえることにより、置き換えブロックを決定
するように構成され。
は、当該ブロックの他の制御ビットと一緒にパリティを
とってチェ７りされることを特徴とするものである。
とってチェ７りされることを特徴とするものである。
以下に９本発明の詳細を実施例にしたがって説明する。
バッファをＮ個のブロックに分割して使用する場合、ブ
ロックごとに、リプレイスビットを（ｌｏｇ２Ｎ］個持
つ必要がある。
ロックごとに、リプレイスビットを（ｌｏｇ２Ｎ］個持
つ必要がある。
はじめにブロック数が２個の場合、および４個の場合に
ついて説明し、最後にＮ個に一般化した場合について説
明する。
ついて説明し、最後にＮ個に一般化した場合について説
明する。
なお、新ブロックのうち使用層の新しい方をＨＯＴ、古
い方をＣ０ＬＤと表す。
い方をＣ０ＬＤと表す。
（１）ブロック数が２個の場合
第２図に示すように、各ブロックＢＬＫＯ，，ＢＬＫＩ
に各１個のリプレイスビットをＲ６，Ｒ５を設ける。置
き換えのアルゴリズムは２次の通りである。
に各１個のリプレイスビットをＲ６，Ｒ５を設ける。置
き換えのアルゴリズムは２次の通りである。
は、ＢＬＫＩがＨＯＴであり、ＢＬＫＯを置き換える。
■ ＲＯ，Ｒ１の値が０．１または１．０の場合は、Ｂ
ＬＫＯがＨＯＴであり、ＢＬＫＩを置き換える。
ＬＫＯがＨＯＴであり、ＢＬＫＩを置き換える。
置き換えた場合は、そのブロックへ新たなデータを登録
するが、そのとき以前のリプレイスビットを反転させて
登録する。それにより置き換えたブロックがＨＯＴとな
る。
するが、そのとき以前のリプレイスビットを反転させて
登録する。それにより置き換えたブロックがＨＯＴとな
る。
第３図に置き換えブロックを判定する回路の１例を示す
。図中、８は排他的論理和ＥＯＲゲート。
。図中、８は排他的論理和ＥＯＲゲート。
９はインバータ、１０はバッファである。
ブロックを参照した場合、参照したブロックがＨＯＴに
なるようにリプレイスビットを設定する。
なるようにリプレイスビットを設定する。
ただし、連続して参照される場合など必ずしも反転する
必要がない場合もある。ここで、新たに設定するリプレ
イスビットをＮｅｗＲＯ，２ＮｅｗＲ１トすると、論理
は次のようになる。
必要がない場合もある。ここで、新たに設定するリプレ
イスビットをＮｅｗＲＯ，２ＮｅｗＲ１トすると、論理
は次のようになる。
ＮｅｗＲＯ−（ＢＬＫＯの置き換え）■ＲＯＮｅｗＲ１
＝ ＣＢ、Ｌ Ｋ １の置き換え）■Ｒ１さらに整理す
ると。
＝ ＣＢ、Ｌ Ｋ １の置き換え）■Ｒ１さらに整理す
ると。
ＮｅｗＲＯ＝ （ＲＯ■Ｒ１）■ＲＯ＝ＲＩＮｅｗＲＩ
＝ （ＲＯΦＲ１）ΦＲ１＝ＲＯと表すことができる
。なお１式中の■は、排他的論理和ＥＯＲを示す。これ
は、第４図に示すインバータ１１およびＡＮＤゲート１
２の簡単な回路により実現される。
＝ （ＲＯΦＲ１）ΦＲ１＝ＲＯと表すことができる
。なお１式中の■は、排他的論理和ＥＯＲを示す。これ
は、第４図に示すインバータ１１およびＡＮＤゲート１
２の簡単な回路により実現される。
第５図は、第３図および第４図の回路を用いて実行され
た置き換え制御の動作例を示したもので。
た置き換え制御の動作例を示したもので。
動作順番号Ｐ、、Ｐ、、・・・、Ｐ、。の順番に、動作
内容の行に示す登録あるいは参照の動作が行われた場合
の、ＲＯおよびＲ１の値、ＨＯＴブロック。
内容の行に示す登録あるいは参照の動作が行われた場合
の、ＲＯおよびＲ１の値、ＨＯＴブロック。
置き換えブロックを示している。
なおＰｏのＩＮＩＴＩＡＬ状態では、ＢＬＫＯおよびＢ
ＬＫＩはクリアされている。そのため。
ＬＫＩはクリアされている。そのため。
Ｐ、およびＰ、の登録では置き換えは起こらず。
次のＰｂ＝ Ｐ？、Ｐｑの登録になって置き換えが行
われる。
われる。
（２）ブロック数が４個の場合
第６図に示すように、各ブロックＢＬＫＯ乃至ＢＬＫ３
に、各２個のリプレイスビット（ＲＯＯ。
に、各２個のリプレイスビット（ＲＯＯ。
ＲＩＯ）、 （ＲＯＩ、Ｒ１１）、 （ＲＯ２，Ｒ
１２）、 （ＲＯ３，Ｒ１３）を設ける。
１２）、 （ＲＯ３，Ｒ１３）を設ける。
各リプレイスビットの役割とＨＯＴ、Ｃ０ＬＤの判定条
件は次の通りである。
件は次の通りである。
■ ＢＬＫＯとＢＬＫＩの間のＨＯＴ、Ｃ０ＬＤの判定
は、ＲＯＯとＲＯＩのビットによって行う。判定条件は
、前項（１）の場合と同じである。
は、ＲＯＯとＲＯＩのビットによって行う。判定条件は
、前項（１）の場合と同じである。
すなわち、（０，Ｏ）または（１，１）の場合は、ＢＬ
ＫＯがＣ０ＬＤと判定する。（１，０）または（０，１
）の場合は、ＢＬＫＩがＣ０ＬＤと判定する。
ＫＯがＣ０ＬＤと判定する。（１，０）または（０，１
）の場合は、ＢＬＫＩがＣ０ＬＤと判定する。
■ ＢＬＫ２とＢＬＫ３との間のＨＯＴ、Ｃ０ＬＤの判
定も同様に行う。
定も同様に行う。
■ ＢＬＫｏ、１とＢＬＫ２，３との間のＨＯＴ。
ＧＯＬＤの判定については、ＲＩＯ，Ｒ１１゜Ｒ１２，
Ｒ１３ビツトのすべてのＥＯＲが０の場合に、ＢＬＫｏ
、１がＣ０ＬＤと判定する。
Ｒ１３ビツトのすべてのＥＯＲが０の場合に、ＢＬＫｏ
、１がＣ０ＬＤと判定する。
■ 上記３つの判定結果から、もっとも古いブロックを
置き換える。
置き換える。
置き換えたブロックへ新たなデータを登録する場合、リ
プレイスビット（ＲＯＸ、ＲＩＸ）以前のりプレイスピ
ンドの内容を反転させて登録する。
プレイスビット（ＲＯＸ、ＲＩＸ）以前のりプレイスピ
ンドの内容を反転させて登録する。
これにより、置き換えたブロックは、もっともＨＯＴな
ブロックとなる。
ブロックとなる。
ブロックを参照した場合も、ブロックをもっともＨＯＴ
となるように設定する。ＮｅｗＲＯＯ。
となるように設定する。ＮｅｗＲＯＯ。
ＮｅｗＲ０１，ＮｅｗＲ０２，ＮｅＧＩＩＲＯ３は、ブ
ｏ７り数が２個の場合と同様に１次のように更新される
。
ｏ７り数が２個の場合と同様に１次のように更新される
。
ＮｅｗＲＯＯ＝ＲＯＩ
ＮｅｗＲＯ１＝ＲＯＯ
ＮｅｗＲＯ２＝ＲＯ３
ＮｅｓｖＲＯ３＝ＲＯ２
ＮｅｗＲ１０，ＮｅｗＲ１１，ＮｅｗＲ１２，Ｎｅ１ｙ
Ｒ１３についても、同様に ＮｅｔｗＲ１０＝ ＲＩＯｅ（ＢＬＫｏ、１の置き換え） ＮｅｗＲ１１＝ Ｒ１１■（ＢＬＫＯ，ｌの置き換え） Ｎｅ皆Ｒ１２− Ｒｌ２■（ＢＬＫ２，３の置き換え） Ｎｅ匈Ｒ１３＝ Ｒ１３■（ＢＬＫ２．３の置き換え） となる。論理的には、さらに簡略にできるが、実際の設
計では、 （ＢＬＫｏ、１の置き換え）。
Ｒ１３についても、同様に ＮｅｔｗＲ１０＝ ＲＩＯｅ（ＢＬＫｏ、１の置き換え） ＮｅｗＲ１１＝ Ｒ１１■（ＢＬＫＯ，ｌの置き換え） Ｎｅ皆Ｒ１２− Ｒｌ２■（ＢＬＫ２，３の置き換え） Ｎｅ匈Ｒ１３＝ Ｒ１３■（ＢＬＫ２．３の置き換え） となる。論理的には、さらに簡略にできるが、実際の設
計では、 （ＢＬＫｏ、１の置き換え）。
（ＢＬＫ２，３の置き換え）は、置き換えブロックを作
成する上でつくられるので２ これ以上は簡略にしない
。
成する上でつくられるので２ これ以上は簡略にしない
。
第７図は、上記した置き換えブロックを決定するための
判定回路の１例である。図中、１３乃至１７はＥＯＲゲ
ート １８乃至２０はインバータ。
判定回路の１例である。図中、１３乃至１７はＥＯＲゲ
ート １８乃至２０はインバータ。
２１乃至２４はＡＮＤゲートである。
第８図は、上記した新しいリプレイスビットの作成回路
の１例である。図中、２５乃至２８はＥＥＯＲゲートで
ある。
の１例である。図中、２５乃至２８はＥＥＯＲゲートで
ある。
第９図は、第７図および第８図の回路を用いて実行され
た置き換え制御の動作例であり、第５図に対応するもの
である。動作順番号Ｐ０のＩＮＩＴＩＡＬ状態ではすべ
てのブロックはクリアされている。したがって、Ｐ、か
らＲ４までの登録動作では、置き換えが生しない。
た置き換え制御の動作例であり、第５図に対応するもの
である。動作順番号Ｐ０のＩＮＩＴＩＡＬ状態ではすべ
てのブロックはクリアされている。したがって、Ｐ、か
らＲ４までの登録動作では、置き換えが生しない。
（３）ブロック数がＮ個の場合
Ｎは、ｌ、２，４．８．１６．３２．・・・つまり正の
整数でかつ２のべき乗の数である。このときリプレイス
ビットは（ｌｏｇ Ｎ）個とする。その結果、全リプレ
イスビット数は、 （ＮＸｌｏｇ２Ｎ）となる。
整数でかつ２のべき乗の数である。このときリプレイス
ビットは（ｌｏｇ Ｎ）個とする。その結果、全リプレ
イスビット数は、 （ＮＸｌｏｇ２Ｎ）となる。
第１０図は、このようなＮ個のブロックについて置き換
えブロックを決定するために使用されるリプレイスビッ
トの判定処理アルゴリズムの説明図であり、２を単位と
して（ｌｏｇ、 Ｎ ）段で順位を判定するトーナメン
ト構造（あるいはトリー構造）をとっている。
えブロックを決定するために使用されるリプレイスビッ
トの判定処理アルゴリズムの説明図であり、２を単位と
して（ｌｏｇ、 Ｎ ）段で順位を判定するトーナメン
ト構造（あるいはトリー構造）をとっている。
たとえばＢＬＫＯには、リプレイスビットＲ００、Ｒ１
０，−Ｒ（ｌｏｇ Ｎ、 ０）が与えられ、最後のＢ
ＬＫ （Ｎ−１＞には、ＲＯ（Ｎ−１）、Ｒ１（Ｎ
Ｌ） 、 −Ｒ（ｌｏｇ Ｎ ・Ｎ −１）が与えられ
る。
０，−Ｒ（ｌｏｇ Ｎ、 ０）が与えられ、最後のＢ
ＬＫ （Ｎ−１＞には、ＲＯ（Ｎ−１）、Ｒ１（Ｎ
Ｌ） 、 −Ｒ（ｌｏｇ Ｎ ・Ｎ −１）が与えられ
る。
各ブロックの第１番目のリプレイスビットＲ００、Ｒ１
０，・・・、ＲＯ−Ｎ−１は、全ブロックを２個ずつの
グループに区切ったとき、各２個のブロック間での１（
ＯＴ、Ｃ０ＬＤを判定するために使用される。これらの
グループは（ＲＱＱ、ＲＯｌ）、 （ＲＯ２，ＲＯ３
）、・・・、 （ＲＯ−Ｎ−２゜ＲＯ−Ｎ−１＞で表
される。
０，・・・、ＲＯ−Ｎ−１は、全ブロックを２個ずつの
グループに区切ったとき、各２個のブロック間での１（
ＯＴ、Ｃ０ＬＤを判定するために使用される。これらの
グループは（ＲＱＱ、ＲＯｌ）、 （ＲＯ２，ＲＯ３
）、・・・、 （ＲＯ−Ｎ−２゜ＲＯ−Ｎ−１＞で表
される。
各ブロックの第２番目のリプレイスビットＲ１０、Ｒ１
１，・・・、Ｒ１・Ｎ−１は、順次の２個ずつのブロッ
クの２グル一プ間でのＨＯＴ、Ｃ０ＬＤを判定するため
に使用される。
１，・・・、Ｒ１・Ｎ−１は、順次の２個ずつのブロッ
クの２グル一プ間でのＨＯＴ、Ｃ０ＬＤを判定するため
に使用される。
このようにして、各ブロックの最後のリプレイスビット
Ｒ（ｌｏｇ Ｎ・０） 、 Ｒ（ｌｏｇ Ｎ・１）
。
Ｒ（ｌｏｇ Ｎ・０） 、 Ｒ（ｌｏｇ Ｎ・１）
。
−、Ｒ（ｌｏｇ Ｎ−Ｎ １ ）は２Ｎ／２個ずつの
ブロックのグループ間でのＨＯＴ、Ｃ０ＬＤを判定する
ために使用される。
ブロックのグループ間でのＨＯＴ、Ｃ０ＬＤを判定する
ために使用される。
以上の各判定段階での判定結果にもとづいて。
各判定のＡＮＤ論理をとり、もっともＣ０ＬＤなブロッ
クを置き換えブロックと判定する。
クを置き換えブロックと判定する。
たとえばブロックＸを置き換えた場合は、そのリプレイ
スビットＲＯＸ、 ＲＩ Ｘ、 ・＝、 Ｒ（ｌ
ｏｇＮ−Ｘ）のすべてを反転させて登録する。
スビットＲＯＸ、 ＲＩ Ｘ、 ・＝、 Ｒ（ｌ
ｏｇＮ−Ｘ）のすべてを反転させて登録する。
これによりそのブロックは、もっともＨＯＴなブロック
となる。また参照した場合は、その参照されたブロック
がもっともＨＯＴとなるように。
となる。また参照した場合は、その参照されたブロック
がもっともＨＯＴとなるように。
次の条件にしたがってＲＯＸ、ＲＩＸ、・・・、Ｒ（ｌ
ｏｇ Ｎ、 Ｘ）を設定する。
ｏｇ Ｎ、 Ｘ）を設定する。
ＮｅｗＲＯλ＝ＲＯ・Ｘ＋１（ただしＸ＝０．２，４，
６，８．−）ＮｅｗＲＯ−Ｘ＋１＝ＲＩＸ ＮｅｗＲＩＸ＝ＲＩＸΦ（Ｂｌ、にχ、ｘ＋１の置き換
え）ＮｅｗＲｌ ・Ｘ＋１＝ＲＩ ＨＸ４１■（ＢＬ
ＫＸ、Ｘ＋１の置き換え）ＮｅｗＲ２Ｘ＝Ｒ２Ｘ■（Ｂ
ＬＫＸ、Ｘ＋１．Ｘ＋２．Ｘ＋３の置き換え）ＮｅｗＲ
２・Ｘ＋１＝ Ｒ２・Ｘ＋１■（ＢＬＫＸ、 Ｘ＋１ 、 Ｘ＋２．
Ｘ＋３の置き換え）ＮｅｗＲ２−Ｘ＋２＝ Ｒ２−Ｘ＋２ ｅ（ＢＬＫＸ、Ｘ＋ｌ、Ｘ＋２．Ｘ＋３
の置き換え）ＮｅｗＲ２−Ｘ＋３＝ Ｒ２・Ｘ＋３■（ＢＬＫＸ、Ｘ＋Ｉ、Ｘ＋２．Ｘ＋３の
置き換え）以下同様である。
６，８．−）ＮｅｗＲＯ−Ｘ＋１＝ＲＩＸ ＮｅｗＲＩＸ＝ＲＩＸΦ（Ｂｌ、にχ、ｘ＋１の置き換
え）ＮｅｗＲｌ ・Ｘ＋１＝ＲＩ ＨＸ４１■（ＢＬ
ＫＸ、Ｘ＋１の置き換え）ＮｅｗＲ２Ｘ＝Ｒ２Ｘ■（Ｂ
ＬＫＸ、Ｘ＋１．Ｘ＋２．Ｘ＋３の置き換え）ＮｅｗＲ
２・Ｘ＋１＝ Ｒ２・Ｘ＋１■（ＢＬＫＸ、 Ｘ＋１ 、 Ｘ＋２．
Ｘ＋３の置き換え）ＮｅｗＲ２−Ｘ＋２＝ Ｒ２−Ｘ＋２ ｅ（ＢＬＫＸ、Ｘ＋ｌ、Ｘ＋２．Ｘ＋３
の置き換え）ＮｅｗＲ２−Ｘ＋３＝ Ｒ２・Ｘ＋３■（ＢＬＫＸ、Ｘ＋Ｉ、Ｘ＋２．Ｘ＋３の
置き換え）以下同様である。
次に２本発明方式の１実施例装置について説明する。
第１１図は、第１図に示す計算機システムにおける記憶
制御装置内のＴＡＧ２を中心とする回路に本発明方式を
適用した実施例構成を示す。
制御装置内のＴＡＧ２を中心とする回路に本発明方式を
適用した実施例構成を示す。
第１１図において、６はＴＡＧ２であり、２つのブロッ
クＢＬＫＯおよびＢＬＫＩからなるキャッシュのアドレ
スコピーが格納される。７はＴＡ０２制御回路、２９は
ＴＡＧ２１Ｎレジスタ、３０はＢＦＡレジスタ、３１は
セレクタＳＥＬ、３２はＴＡＧ２０ＵＴレジスタ、３３
および３４は一致回路、３５はＵ、 Ｌ、 Ｐ、 Ｒｆ
ｄｌ？ｉ１１回路を示すＴＡＧ２．６のブロックは、５
１２ラインから成る。ブロックサイズは、１２８バイト
である。他方ＣＰＵキャッシュのブロックサイズは、６
４バイトである。
クＢＬＫＯおよびＢＬＫＩからなるキャッシュのアドレ
スコピーが格納される。７はＴＡ０２制御回路、２９は
ＴＡＧ２１Ｎレジスタ、３０はＢＦＡレジスタ、３１は
セレクタＳＥＬ、３２はＴＡＧ２０ＵＴレジスタ、３３
および３４は一致回路、３５はＵ、 Ｌ、 Ｐ、 Ｒｆ
ｄｌ？ｉ１１回路を示すＴＡＧ２．６のブロックは、５
１２ラインから成る。ブロックサイズは、１２８バイト
である。他方ＣＰＵキャッシュのブロックサイズは、６
４バイトである。
ＴＡＧ２にはＵ、Ｌ、Ｐ、Ｒなどの補助制御ビットが一
緒に含まれている。Ｕ、ＬビットはＴＡＧ２のブロック
サイズ１２８バイトの上位（Ｕ）６４バイト、下位（Ｌ
）６４バイトを指示するビットである。またＰはパリテ
ィビット、Ｒはリプレイスビットである。
緒に含まれている。Ｕ、ＬビットはＴＡＧ２のブロック
サイズ１２８バイトの上位（Ｕ）６４バイト、下位（Ｌ
）６４バイトを指示するビットである。またＰはパリテ
ィビット、Ｒはリプレイスビットである。
ＴＡＧ２１Ｎレジスタ２９およびＢＦＡレジスタ３０へ
は、入力されたアドレスデータが同時に加えろイ（ろか
、ＴＡＧ２１Ｎレジスタは、これをＩＴだけ保持し、Ｂ
ＦＡレジスタ３０はある一定時間保持する。それにより
、ＶＵ ５ＴＯＲＥアドレスが入力されないタイミン
グにおいて、セレクタ５ＥＬ３１を開き、ＴＡＧ２ １
Ｎレジスタ２９を通して、ＴＡＧ２ヘアドレスデータを
書き込むことを可能にする。
は、入力されたアドレスデータが同時に加えろイ（ろか
、ＴＡＧ２１Ｎレジスタは、これをＩＴだけ保持し、Ｂ
ＦＡレジスタ３０はある一定時間保持する。それにより
、ＶＵ ５ＴＯＲＥアドレスが入力されないタイミン
グにおいて、セレクタ５ＥＬ３１を開き、ＴＡＧ２ １
Ｎレジスタ２９を通して、ＴＡＧ２ヘアドレスデータを
書き込むことを可能にする。
次にＴＡＧ２の登録時の動作について述べる。
この場合ＴＡＧ２１Ｎレジスタ２９へ入力される、
登録データは、ＣＰＵのブロックフェッチアドレスであ
る。またＴＡＧ２．６のブロックＢＬＫＯのＶＡＬＩＤ
をＶＯ，ＢＬＫＩのＶＡＬＩ ＤをＶ、とし。
登録データは、ＣＰＵのブロックフェッチアドレスであ
る。またＴＡＧ２．６のブロックＢＬＫＯのＶＡＬＩＤ
をＶＯ，ＢＬＫＩのＶＡＬＩ ＤをＶ、とし。
Ｖ＝Ｖ。・Ｖ、とする。
さらに、−数回路３３が、ＴＡＧ２のＢＬＫＯの内容と
入力登録データとを比較した結果のマツチ信号をＭＯ，
−数回路３４によるＢＬＫＩのマツチ信号をＭｌとし。
入力登録データとを比較した結果のマツチ信号をＭＯ，
−数回路３４によるＢＬＫＩのマツチ信号をＭｌとし。
Ｍ ”’ Ｍ ｏ ＋ Ｍ Ｉ とする。
以上のＶ、 Ｍ値に応じて、ＴＡＧ２制御回路７は次の
ような制御動作を行う。
ような制御動作を行う。
以下余白
以下余白。
なお従来、リプレイスビットＲはＴＡＧ２とは別に記憶
されていたため、そのパリティは専用に設けられていた
。しかし９本実施例では、第１２図にＢＬＫＯについて
例示されているように、ＴＡＧＺ内に他のデータと一諸
に格納されているために、アドレスデータあるいはＵ、
Ｌ、ビ・ノド等の補助制御ビットとパリティを共有
することができる。
されていたため、そのパリティは専用に設けられていた
。しかし９本実施例では、第１２図にＢＬＫＯについて
例示されているように、ＴＡＧＺ内に他のデータと一諸
に格納されているために、アドレスデータあるいはＵ、
Ｌ、ビ・ノド等の補助制御ビットとパリティを共有
することができる。
本発明によれば２Ｎ個のブロックに対して必要とされる
リプレイスビット数は、 （ＮＸｌｏｇ２Ｎ）個であ
る。しかし、従来方式では、ブロック数が多くなるほど
本発明方式にくらべてリプレイスビット数の増加率が大
きくなり、たとえばブロック数１６の場合、ある従来方
式では、１２０ビツトを必要とするが本発明方式では６
４ビツトで済ますことができる。またリプレイスビット
は、他の制御ビットと一緒にパリティチェックされるた
め１周辺回路が少なくて済み、制御も簡単化される。
リプレイスビット数は、 （ＮＸｌｏｇ２Ｎ）個であ
る。しかし、従来方式では、ブロック数が多くなるほど
本発明方式にくらべてリプレイスビット数の増加率が大
きくなり、たとえばブロック数１６の場合、ある従来方
式では、１２０ビツトを必要とするが本発明方式では６
４ビツトで済ますことができる。またリプレイスビット
は、他の制御ビットと一緒にパリティチェックされるた
め１周辺回路が少なくて済み、制御も簡単化される。
第１図はバッファ記憶装置の概要図、第２図はリプレイ
スビットの説明図、第３図はブロック数２の場合の置き
換えブロック判定回路の実施例図。 第４図は同じくリプレイスビット作成回路の実施例図５
第５図はその動作例の説明図、第６図はブロック数が４
個の場合のリプレイスビットの説明図、第７図はその置
き換えブロック判定回路の実施例図、第８図は同じくリ
プレイスビット作成回路の実施例図、第９図はその動作
側説明図、第１０図はブロック数Ｎの場合のリプレイス
ビットの説明図、第１１図は記憶制御装置の１実施例の
要部構成図、第１２図はパリティピントの説明図である
。 図中、１は主記憶装置ＭＳ０．２は主記憶制御装置ＭＣ
Ｕ、３は中央処理装置ＣＰＵ、４はベクトル処理装置Ｖ
ｔＪ、５はキャッシュ、６はＴＡＧ２．７はＴＡＧ２制
御回路を示す。
スビットの説明図、第３図はブロック数２の場合の置き
換えブロック判定回路の実施例図。 第４図は同じくリプレイスビット作成回路の実施例図５
第５図はその動作例の説明図、第６図はブロック数が４
個の場合のリプレイスビットの説明図、第７図はその置
き換えブロック判定回路の実施例図、第８図は同じくリ
プレイスビット作成回路の実施例図、第９図はその動作
側説明図、第１０図はブロック数Ｎの場合のリプレイス
ビットの説明図、第１１図は記憶制御装置の１実施例の
要部構成図、第１２図はパリティピントの説明図である
。 図中、１は主記憶装置ＭＳ０．２は主記憶制御装置ＭＣ
Ｕ、３は中央処理装置ＣＰＵ、４はベクトル処理装置Ｖ
ｔＪ、５はキャッシュ、６はＴＡＧ２．７はＴＡＧ２制
御回路を示す。
Claims (1)
- 【特許請求の範囲】 Ｎを２のべき乗数としてＮ個のブロックからなるバッフ
ァと、各ブロックのデータ置き換えをリプレイスビット
にもとづいて制御する置き換え制御回路とをそなえたセ
ットアソシアティブ方式のバッファ記憶装置において、 上記置き換え制御回路は、各ブロックごとにｌｏｇ＿２
Ｎ個のリプレイスビットをそなえ、かつ上記各ブロック
のｌｏｇ＿２Ｎ個のリプレイスビット中の各１個ずつを
使用して各ブロックを２個ずつ組み合わせたｌｏｇ＿２
Ｎ段のトーナメント形式の論理を組み立てた使用順位判
定論理回路をそなえることにより、置き換えブロックを
決定するように構成され、さらに、上記各ブロックごと
のリプレイスビットは、当該ブロックの他の制御ビット
と一緒にパリティをとってチェックされることを特徴と
するバッファ記憶装置における置き換え制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61313524A JPS62162153A (ja) | 1986-12-27 | 1986-12-27 | バツフア記憶装置における置き換え制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61313524A JPS62162153A (ja) | 1986-12-27 | 1986-12-27 | バツフア記憶装置における置き換え制御方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118779A Division JPS6010370A (ja) | 1983-06-30 | 1983-06-30 | バツフア記憶装置における置き換え制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62162153A true JPS62162153A (ja) | 1987-07-18 |
Family
ID=18042347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61313524A Pending JPS62162153A (ja) | 1986-12-27 | 1986-12-27 | バツフア記憶装置における置き換え制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62162153A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693167A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Memory replacement control system |
| JPS5696337A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Resource control system |
| JPS6342301A (ja) * | 1986-08-06 | 1988-02-23 | Yoshikawa Kogyo Co Ltd | 脱炭鉄粉の製造方法 |
-
1986
- 1986-12-27 JP JP61313524A patent/JPS62162153A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693167A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Memory replacement control system |
| JPS5696337A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Resource control system |
| JPS6342301A (ja) * | 1986-08-06 | 1988-02-23 | Yoshikawa Kogyo Co Ltd | 脱炭鉄粉の製造方法 |
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