JPS6216537B2 - - Google Patents
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- JPS6216537B2 JPS6216537B2 JP56035022A JP3502281A JPS6216537B2 JP S6216537 B2 JPS6216537 B2 JP S6216537B2 JP 56035022 A JP56035022 A JP 56035022A JP 3502281 A JP3502281 A JP 3502281A JP S6216537 B2 JPS6216537 B2 JP S6216537B2
- Authority
- JP
- Japan
- Prior art keywords
- temperature
- heat treatment
- semiconductor device
- epitaxial layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り特に内部
にイントリンシツク・ゲツタリング効果を有する
基板を用いた半導体装置の製造方法に関する。
にイントリンシツク・ゲツタリング効果を有する
基板を用いた半導体装置の製造方法に関する。
一般に半導体装置を製造する場合、素子の特性
不良に大きな影響を与えるものに、プロセスによ
つて誘起されたいわゆるプロセス誘起欠陥や有害
不純物（欠陥）がある。これらの欠陥や不純物
は、キヤリアのライフタイムを低下せしめるだけ
でなく、不純物拡散プロセスに於いて、スパイク
拡散等により装置の特性に重大な悪影響を与えて
いる。
不良に大きな影響を与えるものに、プロセスによ
つて誘起されたいわゆるプロセス誘起欠陥や有害
不純物（欠陥）がある。これらの欠陥や不純物
は、キヤリアのライフタイムを低下せしめるだけ
でなく、不純物拡散プロセスに於いて、スパイク
拡散等により装置の特性に重大な悪影響を与えて
いる。
これらの欠陥発生を防止するためや、有害不純
物を除くため、シリコン（Si）ウエハの内部に結
晶欠陥を発生させ、そこをゲツタリングのシンク
とする方法、いわゆるイントリンシツク・ゲツタ
リング法（Intrinsic gettering法、以下IG法と称
す）が知られている。
物を除くため、シリコン（Si）ウエハの内部に結
晶欠陥を発生させ、そこをゲツタリングのシンク
とする方法、いわゆるイントリンシツク・ゲツタ
リング法（Intrinsic gettering法、以下IG法と称
す）が知られている。
該IG法ではウエハ内部に結晶欠陥を故意に発
生させ、又装置動作に係る表面近傍には欠陥のな
いデヌーデイドゾーン（Denuded Zone、以下D.
Z.と称す）と呼ばれる領域を作る。
生させ、又装置動作に係る表面近傍には欠陥のな
いデヌーデイドゾーン（Denuded Zone、以下D.
Z.と称す）と呼ばれる領域を作る。
かかるIG効果を有する基板では、素子動作に
係るD.Z.を非常にクリーンな状態に保つことが可
能であり、特に高集積化が進み素子動作領域の清
浄化が問題となつているIC（Integral Circuit）
においては有効である。
係るD.Z.を非常にクリーンな状態に保つことが可
能であり、特に高集積化が進み素子動作領域の清
浄化が問題となつているIC（Integral Circuit）
においては有効である。
又、該シリコン基板内部の結晶欠陥を積極的に
利用することも考えられている。即ち、MOS型
半導体装置におけるα線によるキヤリアーの破
壊、Bipolar型半導体装置において素子動作の高
速化のために行なわれる。Au拡散に代るものと
しての利用である。
利用することも考えられている。即ち、MOS型
半導体装置におけるα線によるキヤリアーの破
壊、Bipolar型半導体装置において素子動作の高
速化のために行なわれる。Au拡散に代るものと
しての利用である。
上記基板内部の結晶欠陥を効率良く利用するた
めには、前記D.Z.幅を１〜２μｍのオーダーで制
御しなければならない。しかし乍ら、第１図に基
板表面からの距離と、結晶欠陥の密度の関係を示
すように、該結晶欠陥は特定の分布を持ち存在す
るためその制御は困難である。
めには、前記D.Z.幅を１〜２μｍのオーダーで制
御しなければならない。しかし乍ら、第１図に基
板表面からの距離と、結晶欠陥の密度の関係を示
すように、該結晶欠陥は特定の分布を持ち存在す
るためその制御は困難である。
特に従来提案されている結晶欠陥の成長方法、
即ち、欠陥核を高密度化せしめる600〜800℃程度
の低温アニール、該高密度化した欠陥核を欠陥へ
成長させる1000℃以上の高温アニールをそれぞれ
施すいわゆる2step方式、又最初に1000℃以上の
高温アニールを施し基板表面近傍の欠陥核形成の
要素となる酸素分子のアウト・デイフユージヨン
並びに該領域における欠陥核の固溶若しくは消滅
を行なういわゆる3step方式では、該D.Z幅の制
御は少なくとも10〜20μｍのオーダーでしか行な
えず、加えて少なくとも〜10μｍの幅のD.Zが形
成される。
即ち、欠陥核を高密度化せしめる600〜800℃程度
の低温アニール、該高密度化した欠陥核を欠陥へ
成長させる1000℃以上の高温アニールをそれぞれ
施すいわゆる2step方式、又最初に1000℃以上の
高温アニールを施し基板表面近傍の欠陥核形成の
要素となる酸素分子のアウト・デイフユージヨン
並びに該領域における欠陥核の固溶若しくは消滅
を行なういわゆる3step方式では、該D.Z幅の制
御は少なくとも10〜20μｍのオーダーでしか行な
えず、加えて少なくとも〜10μｍの幅のD.Zが形
成される。
そこで一度基板内部にD.Zを形成し、次いで該
基板表面をポリツシングして内部結晶欠陥を表面
に露出せしめた後、該基板上に制御良くエピタキ
シヤル層を形成し新たなD.Zとして素子を形成す
る方法が考えられる。
基板表面をポリツシングして内部結晶欠陥を表面
に露出せしめた後、該基板上に制御良くエピタキ
シヤル層を形成し新たなD.Zとして素子を形成す
る方法が考えられる。
第２図ａ〜ｃを参照してかかる半導体装置の製
造方法について説明をする。
造方法について説明をする。
第２図ａに650℃酸素雰囲気中に於いて64時間
熱処理を行なつた後1050℃窒素雰囲気中に於いて
４時間熱処理を行なつたシリコンウエハ１の断面
概略図を示す。
熱処理を行なつた後1050℃窒素雰囲気中に於いて
４時間熱処理を行なつたシリコンウエハ１の断面
概略図を示す。
かかる2stepの熱処理ではD.Z幅の制御が困難
であるばかりでなく10μｍのD.Zが形成されてい
る。
であるばかりでなく10μｍのD.Zが形成されてい
る。
次いで第２図ｂに示すようにウエハ１内部に形
成された結晶欠陥を表面に露出せしめるため基板
表面から15μｍ程度のポリツシングを行なう。
成された結晶欠陥を表面に露出せしめるため基板
表面から15μｍ程度のポリツシングを行なう。
かかるポリツシング工程の後第２図ｃに示すよ
うに基板１上に約２〜３μｍのエピタキシヤル層
を形成しD.Zとするものである。
うに基板１上に約２〜３μｍのエピタキシヤル層
を形成しD.Zとするものである。
又、前記第２図ｂに示すポリツシング工程は結
晶欠陥形成のための熱処理時間が60時間以上と長
時間に及ぶことを原因とする基板表面の荒れを除
去するためにも必要な工程である。
晶欠陥形成のための熱処理時間が60時間以上と長
時間に及ぶことを原因とする基板表面の荒れを除
去するためにも必要な工程である。
本発明は、上記従来の技術においては不可欠で
あつたポリツシング工程を省略することを目的と
している。
あつたポリツシング工程を省略することを目的と
している。
即ち、従来の結晶欠陥の成長方法に於いては長
時間の熱処理による基板表面の荒れ、及び基板表
面近傍にまで欠陥を形成することが困難であるた
め上記ポリツシング工程を必要とするもので、そ
れに対し本発明では従来に比べ熱処理時間を大巾
に短縮せしめるとともに、結晶欠陥を制御良く基
板表面にまで形成する工程を含有する半導体装置
の製造方法を提供するものである。
時間の熱処理による基板表面の荒れ、及び基板表
面近傍にまで欠陥を形成することが困難であるた
め上記ポリツシング工程を必要とするもので、そ
れに対し本発明では従来に比べ熱処理時間を大巾
に短縮せしめるとともに、結晶欠陥を制御良く基
板表面にまで形成する工程を含有する半導体装置
の製造方法を提供するものである。
本発明は半導体装置の製造工程に於いて、酸素
濃度が1.5×1018cm-3以上のシリコンから成る半導
体基板に500℃乃至900℃の低温から1000℃乃至
1300℃の高温へ５℃／min以下の昇温工程を含む
熱処理を施し、次いで該基板表面に２μｍ以上の
厚さのシリコン・エピタキシヤル層を形成した
後、該エピタキシヤル層に一導電型を与える不純
物を拡散せしめ素子形成を行なうことを特徴とす
る半導体装置の製造方法。及び半導体装置の製造
工程に於いて、酸素濃度が1.5×1018cm-3以下のシ
リコンから成る半導体基板に600℃乃至800℃の低
温で30分乃至90分以上のアニールを施し、さらに
500℃乃至900℃の低温から1000℃乃至1300℃の高
温へ５℃／min以下の昇温工程を含む熱処理を施
し、次いで該基板表面に２μｍ以上の厚さのシリ
コン・エピタキシヤル層を形成した後、該エピタ
キシヤル層に一導電型を与える不純物を拡散せし
め素子形成を行なうことを特徴とする半導体装置
の製造方法により達成される。
濃度が1.5×1018cm-3以上のシリコンから成る半導
体基板に500℃乃至900℃の低温から1000℃乃至
1300℃の高温へ５℃／min以下の昇温工程を含む
熱処理を施し、次いで該基板表面に２μｍ以上の
厚さのシリコン・エピタキシヤル層を形成した
後、該エピタキシヤル層に一導電型を与える不純
物を拡散せしめ素子形成を行なうことを特徴とす
る半導体装置の製造方法。及び半導体装置の製造
工程に於いて、酸素濃度が1.5×1018cm-3以下のシ
リコンから成る半導体基板に600℃乃至800℃の低
温で30分乃至90分以上のアニールを施し、さらに
500℃乃至900℃の低温から1000℃乃至1300℃の高
温へ５℃／min以下の昇温工程を含む熱処理を施
し、次いで該基板表面に２μｍ以上の厚さのシリ
コン・エピタキシヤル層を形成した後、該エピタ
キシヤル層に一導電型を与える不純物を拡散せし
め素子形成を行なうことを特徴とする半導体装置
の製造方法により達成される。
具体的には本発明では半導体装置の製造工程に
於いて、シリコンから成る半導体基板に５℃／
min以下の昇温工程を含む熱処理を施し、次いで
該基板表面に２μｍ以上の厚さのシリコン・エピ
タキシヤル層を形成した後、該エピタキシヤル層
に一導電型を与える不純物を拡散せしめ素子形成
を行なうものである。
於いて、シリコンから成る半導体基板に５℃／
min以下の昇温工程を含む熱処理を施し、次いで
該基板表面に２μｍ以上の厚さのシリコン・エピ
タキシヤル層を形成した後、該エピタキシヤル層
に一導電型を与える不純物を拡散せしめ素子形成
を行なうものである。
特に、前記昇温工程による熱処理が少なくとも
１回以上くり返され且つ最初のものの昇温速度
が、２回目以降の昇温速度に比べ同じか若しくは
遅くすることにより一層の効果が得られるもので
ある。
１回以上くり返され且つ最初のものの昇温速度
が、２回目以降の昇温速度に比べ同じか若しくは
遅くすることにより一層の効果が得られるもので
ある。
本発明者は既に、昇温工程を結晶欠陥形成に於
ける熱処理に導入する方法について出願を行なつ
ているが、本発明では特に昇温による熱処理に於
いて基板表面近傍にまで結晶欠陥を形成可能であ
ることを利用するものである。
ける熱処理に導入する方法について出願を行なつ
ているが、本発明では特に昇温による熱処理に於
いて基板表面近傍にまで結晶欠陥を形成可能であ
ることを利用するものである。
第３図に酸素濃度2.0×1018cm-3のシリコン基板
の昇温速度とD.Z幅の関係を示す。図からも明確
であるように昇温速度が遅いほどD.Z幅は狭くな
り基板表面にまで結晶欠陥を現出せしめることが
可能である。
の昇温速度とD.Z幅の関係を示す。図からも明確
であるように昇温速度が遅いほどD.Z幅は狭くな
り基板表面にまで結晶欠陥を現出せしめることが
可能である。
Ｄ、Ｚ幅はシリコン基板内に含有される酸素の
濃度等により若干のばらつきを生じるものの1.5
×1018cm-3（ASTM規格、以下同様とする）以上
の高濃度の酸素を含有する基板に於いては５℃／
min以下の昇温速度により０〜15μｍのＤ、Ｚを
制御良く形成することが可能である。又、1.5×
1018cm-3以下の酸素濃度の基板についても、30〜
90分以上、好ましくは30分〜15時間の600〜800℃
の低温アニールをあらかじめ施しておくことによ
り基板表面近傍にまで結晶欠陥を成長させること
が可能である。
濃度等により若干のばらつきを生じるものの1.5
×1018cm-3（ASTM規格、以下同様とする）以上
の高濃度の酸素を含有する基板に於いては５℃／
min以下の昇温速度により０〜15μｍのＤ、Ｚを
制御良く形成することが可能である。又、1.5×
1018cm-3以下の酸素濃度の基板についても、30〜
90分以上、好ましくは30分〜15時間の600〜800℃
の低温アニールをあらかじめ施しておくことによ
り基板表面近傍にまで結晶欠陥を成長させること
が可能である。
以下第４図ａ及びｂ並びに第５図及び第６図を
参照して本発明の実施例について説明を加える。
参照して本発明の実施例について説明を加える。
第４図ａ参照
例えば、2.0×1018cm-3の酸素濃度を有するシリ
コンウエハ１１を750℃から1100℃まで２℃／
min、の昇温速度で熱処理を施す。本発明による
昇温工程においては、該熱処理を複数回くり返す
ことにより結晶欠陥の成長が進行するため十分な
IG効果を得られる結晶欠陥が成長するまで複数
回昇温をくり返すことが望ましいものの、Ｄ、Ｚ
幅を決定するのはほぼ第１回日目の熱処理に於け
る昇温速度である。ここでは初めに２℃／minの
昇温速度で熱処理を施すことにより基板表面にま
で欠陥を発生させることが可能である。又、高温
処理により基板表面が荒れることを防止するた
め、あらかじめSiO2等の保護膜を被覆せしめる
若しくは当該熱処理工程中に酸化性雰囲気を導入
することにより基板表面に酸化膜を形成する。更
に、Ｄ、Ｚ幅の設定として本発明では該Ｄ、Ｚ幅
をほとんど零とすることによりその目的を達成す
るものであるが、前述の如く昇温速度にのみ依存
して決定されるものではない。即ち、昇温を開始
する温度として例えば750℃の温度を定めたが、
これが950℃以上の温度より開始すると基板表面
近傍の酸素のoutdiffusion及び欠陥核の固溶若し
くは消滅が主に進行するため適当ではない。
コンウエハ１１を750℃から1100℃まで２℃／
min、の昇温速度で熱処理を施す。本発明による
昇温工程においては、該熱処理を複数回くり返す
ことにより結晶欠陥の成長が進行するため十分な
IG効果を得られる結晶欠陥が成長するまで複数
回昇温をくり返すことが望ましいものの、Ｄ、Ｚ
幅を決定するのはほぼ第１回日目の熱処理に於け
る昇温速度である。ここでは初めに２℃／minの
昇温速度で熱処理を施すことにより基板表面にま
で欠陥を発生させることが可能である。又、高温
処理により基板表面が荒れることを防止するた
め、あらかじめSiO2等の保護膜を被覆せしめる
若しくは当該熱処理工程中に酸化性雰囲気を導入
することにより基板表面に酸化膜を形成する。更
に、Ｄ、Ｚ幅の設定として本発明では該Ｄ、Ｚ幅
をほとんど零とすることによりその目的を達成す
るものであるが、前述の如く昇温速度にのみ依存
して決定されるものではない。即ち、昇温を開始
する温度として例えば750℃の温度を定めたが、
これが950℃以上の温度より開始すると基板表面
近傍の酸素のoutdiffusion及び欠陥核の固溶若し
くは消滅が主に進行するため適当ではない。
本発明では500〜900℃の温度から950〜1300
℃、好ましくは1000〜1300℃の温度へ昇温するこ
とにより、一層の効果が得られるものであり、特
に低い温度から開始する場合狭いＤ、Ｚ幅となる
傾向がある。
℃、好ましくは1000〜1300℃の温度へ昇温するこ
とにより、一層の効果が得られるものであり、特
に低い温度から開始する場合狭いＤ、Ｚ幅となる
傾向がある。
前記２℃／minの昇温工程の後1100℃で30分間
の熱処理を連続して施す。該高温の熱処理として
は30分程度の時間が好ましく、あまりに長時間の
高温処理を行なう場合、大きくなりきらない欠陥
が消滅することがある。
の熱処理を連続して施す。該高温の熱処理として
は30分程度の時間が好ましく、あまりに長時間の
高温処理を行なう場合、大きくなりきらない欠陥
が消滅することがある。
その後５℃／minの降温速度で1100℃から750
℃まで熱処理を施す。該降温処理に於いては前記
昇温処理に比べ結晶欠陥成長の効率は劣るものの
一応の効果はあり、又昇温工程をくり返す場合に
於いては該降温処理を間に施すことにより作業時
間、並びに設備を有効に利用することが可能であ
る。
℃まで熱処理を施す。該降温処理に於いては前記
昇温処理に比べ結晶欠陥成長の効率は劣るものの
一応の効果はあり、又昇温工程をくり返す場合に
於いては該降温処理を間に施すことにより作業時
間、並びに設備を有効に利用することが可能であ
る。
ここでは前述の750℃から1100℃、1100℃から
750℃の昇温及び降温処理を２回くり返すことに
より十分成長した結晶欠陥を基板表面近傍にまで
成長させることが可能であつた。
750℃の昇温及び降温処理を２回くり返すことに
より十分成長した結晶欠陥を基板表面近傍にまで
成長させることが可能であつた。
第４図ｂ参照
前記第４図ａで熱処理を施した基板表面の
SiO2膜を沸酸で除去した後少なくとも素子形成
を行なう一主表面に２〜３μｍの厚さでシリコ
ン・エピタキシヤル層１２を形成する。該エピタ
キシヤル層１２は新たなＤ、Ｚとなるもので基板
１１に形成された結晶欠陥のIG効果によりクリ
ーンな状態に保たれる。
SiO2膜を沸酸で除去した後少なくとも素子形成
を行なう一主表面に２〜３μｍの厚さでシリコ
ン・エピタキシヤル層１２を形成する。該エピタ
キシヤル層１２は新たなＤ、Ｚとなるもので基板
１１に形成された結晶欠陥のIG効果によりクリ
ーンな状態に保たれる。
第５図参照
前記第４図ｂで形成したエピタキシヤル層１２
に埋め込み拡散を行ない埋め込み領域１７を形成
する。
に埋め込み拡散を行ない埋め込み領域１７を形成
する。
ここで該エピタキシヤル層１２に例えばｐ型の
又埋め込み領域１７にはn+型の導電型を与えた
後通常のバイポーラ・トランジスタの製造と同様
にｎ型の第２エピタキシヤル層を成長せしめた後
p+型素子分離領域１３、ｐ型ベース領域１５、
n+型エミツタ領域１４、n+型コレクタ・コンタ
クト領域１６をそれぞれ形成し半導体装置を形成
する。
又埋め込み領域１７にはn+型の導電型を与えた
後通常のバイポーラ・トランジスタの製造と同様
にｎ型の第２エピタキシヤル層を成長せしめた後
p+型素子分離領域１３、ｐ型ベース領域１５、
n+型エミツタ領域１４、n+型コレクタ・コンタ
クト領域１６をそれぞれ形成し半導体装置を形成
する。
該バイポーラ型半導体装置に於いては清浄化さ
れたＤ、Ｚ上に形成されているため従来高速化の
ために使われているAu拡散領域を必要としない
等その特性を大巾に向上させたものが得られる。
れたＤ、Ｚ上に形成されているため従来高速化の
ために使われているAu拡散領域を必要としない
等その特性を大巾に向上させたものが得られる。
第６図参照
前記第４図ｂで形成したエピタキシヤル層１２
に例えばｐ型の導電型を与え、次いでn+型のソ
ース、ドレイン領域１９を拡散せしめてMOS型
の半導体装置を形成する。
に例えばｐ型の導電型を与え、次いでn+型のソ
ース、ドレイン領域１９を拡散せしめてMOS型
の半導体装置を形成する。
ここで、該n+型ソース、ドレイン領域拡散前
に素子間分離用の厚い酸化膜１８、ゲート絶縁膜
２０、及びpoly siゲート２１をそれぞれ形成し
該ソース、ドレイン領域拡散を自２整合によるイ
オン注入等で行なう。
に素子間分離用の厚い酸化膜１８、ゲート絶縁膜
２０、及びpoly siゲート２１をそれぞれ形成し
該ソース、ドレイン領域拡散を自２整合によるイ
オン注入等で行なう。
次いで基板表面全面に例えばPSG膜２２を形成
した後電極窓開けを行ないAl電極２３を形成し
MOS型半導体装置を完成させる。
した後電極窓開けを行ないAl電極２３を形成し
MOS型半導体装置を完成させる。
MOS型半導体装置に於いてα線照射により基
板内部に発生するキヤリアが素子動作に悪影響を
及ぼすが、本発明によればα線によるキヤリア発
生領域には結晶欠陥が形成され、又、実際の素子
動作に係る表面近傍にはIG効果によりクリーン
な領域が形成されているため従来のα線防止用の
対策が不要になるとともに特性の優れた半導体装
置を得ることが可能である。
板内部に発生するキヤリアが素子動作に悪影響を
及ぼすが、本発明によればα線によるキヤリア発
生領域には結晶欠陥が形成され、又、実際の素子
動作に係る表面近傍にはIG効果によりクリーン
な領域が形成されているため従来のα線防止用の
対策が不要になるとともに特性の優れた半導体装
置を得ることが可能である。
以上、本発明の実施例からも明らかになつたよ
うに昇温工程による熱処理を施すことにより基板
表面近傍にまで結晶欠陥を形成することが可能で
あり、又熱処理時間に於いても従来の60時間以上
要したものを10時間程度で十分なIG効果を得る
ことが可能である。
うに昇温工程による熱処理を施すことにより基板
表面近傍にまで結晶欠陥を形成することが可能で
あり、又熱処理時間に於いても従来の60時間以上
要したものを10時間程度で十分なIG効果を得る
ことが可能である。
そのため新たにエピタキシヤル成長によりＤ、
Ｚを形成するに際しポリツシングの工程を必要と
しない他バイポーラ型、及びMOS型半導体装置
の特性を向上させるものである。
Ｚを形成するに際しポリツシングの工程を必要と
しない他バイポーラ型、及びMOS型半導体装置
の特性を向上させるものである。
更に、本発明に於いては基板に含有される酸素
の濃度が1.5×1018cm-3と比較的高濃度のものに関
して有効であるが現在、基板内の結晶欠陥核の成
長メカニズムが全て明確にされていない状態に於
いては、基板に応じてその前処理工程を変化せし
めることが可能である。
の濃度が1.5×1018cm-3と比較的高濃度のものに関
して有効であるが現在、基板内の結晶欠陥核の成
長メカニズムが全て明確にされていない状態に於
いては、基板に応じてその前処理工程を変化せし
めることが可能である。
第１図はシリコン基板表面からの距離と結晶欠
陥密度との関係を、第２図ａ乃至ｃは従来のエピ
タキシヤル層を用いたＤ、Ｚの形成方法を、第３
図は本発明による熱処理の昇温スピードとＤ、Ｚ
幅の関係を、第４図ａ乃至ｂは本発明による半導
体装置の製造方法に係る結晶欠陥の成長方法を、
第５図は本発明によるバイポーラ型半導体装置
を、第６図は本発明によるMOS型半導体装置を
それぞれ示している。 図中１，１１はシリコン基板、２，１２はエピ
タキシヤル成長によるＤ、Ｚ、１３は素子間分離
領域、１４はエミツタ領域、１５はベース領域、
１６はコレクタ・コンタクト領域、１７は埋め込
み領域、１８は厚い酸化膜、１９はソース、ドレ
イン領域、２０はゲート酸化膜、２１はゲート、
２２はPSG膜、２３はAl電極である。
陥密度との関係を、第２図ａ乃至ｃは従来のエピ
タキシヤル層を用いたＤ、Ｚの形成方法を、第３
図は本発明による熱処理の昇温スピードとＤ、Ｚ
幅の関係を、第４図ａ乃至ｂは本発明による半導
体装置の製造方法に係る結晶欠陥の成長方法を、
第５図は本発明によるバイポーラ型半導体装置
を、第６図は本発明によるMOS型半導体装置を
それぞれ示している。 図中１，１１はシリコン基板、２，１２はエピ
タキシヤル成長によるＤ、Ｚ、１３は素子間分離
領域、１４はエミツタ領域、１５はベース領域、
１６はコレクタ・コンタクト領域、１７は埋め込
み領域、１８は厚い酸化膜、１９はソース、ドレ
イン領域、２０はゲート酸化膜、２１はゲート、
２２はPSG膜、２３はAl電極である。
Claims (1)
- 【特許請求の範囲】 １ 半導体装置の製造工程に於いて、酸素濃度が
1.5×1018cm-3以上のシリコンから成る半導体基板
に500℃乃至900℃の低温から1000℃乃至1300℃の
高温へ５℃／min以下の昇温工程を含む熱処理を
施し、次いで該基板表面に２μｍ以上の厚さのシ
リコン・エピタキシヤル層を形成した後、該エピ
タキシヤル層に一導電型を与える不純物を拡散せ
しめ素子形成を行なうことを特徴とする半導体装
置の製造方法。 ２ 前記昇温工程による熱処理が、少なくとも１
回以上くり返され且つ最初のものの昇温速度が２
回目以降の昇温速度に比べ同じか若しくは遅くし
たことを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 ３ 半導体装置の製造工程に於いて、酸素濃度が
1.5×1018cm-3以下のシリコンから成る半導体基板
に600℃乃至800℃の低温で30分乃至90分以上のア
ニールを施し、さらに500℃乃至900℃の低温から
1000℃乃至1300℃の高温へ５℃／min以下の昇温
工程を含む熱処理を施し、次いで該基板表面に２
μｍ以上の厚さのシリコン・エピタキシヤル層を
形成した後、該エピタキシヤル層に一導電型を与
える不純物を拡散せしめ素子形成を行なうことを
特徴とする半導体装置の製造方法。 ４ 前記昇温工程による熱処理が、少なくとも１
回以上くり返され且つ最初のものの昇温速度が２
回目以降の昇温速度に比べ同じか若しくは遅くし
たことを特徴とする特許請求の範囲第３項記載の
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56035022A JPS57167635A (en) | 1981-03-11 | 1981-03-11 | Manufacture of semiconductor device |
| EP82301212A EP0060676B1 (en) | 1981-03-11 | 1982-03-10 | A method for the production of a semiconductor device comprising annealing a silicon wafer |
| DE8282301212T DE3280219D1 (de) | 1981-03-11 | 1982-03-10 | Verfahren zur herstellung einer halbleiteranordnung mit ausgluehen eines halbleiterkoerpers. |
| IE559/82A IE55966B1 (en) | 1981-03-11 | 1982-03-11 | A method for the production of a semiconductor device comprising annealing a silicon wafer |
| US06/598,544 US4597804A (en) | 1981-03-11 | 1984-04-12 | Methods of forming denuded zone in wafer by intrinsic gettering and forming bipolar transistor therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56035022A JPS57167635A (en) | 1981-03-11 | 1981-03-11 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57167635A JPS57167635A (en) | 1982-10-15 |
| JPS6216537B2 true JPS6216537B2 (ja) | 1987-04-13 |
Family
ID=12430429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56035022A Granted JPS57167635A (en) | 1981-03-11 | 1981-03-11 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57167635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251050U (ja) * | 1985-09-20 | 1987-03-30 |
-
1981
- 1981-03-11 JP JP56035022A patent/JPS57167635A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251050U (ja) * | 1985-09-20 | 1987-03-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57167635A (en) | 1982-10-15 |
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