JPS6216552A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6216552A JPS6216552A JP60061804A JP6180485A JPS6216552A JP S6216552 A JPS6216552 A JP S6216552A JP 60061804 A JP60061804 A JP 60061804A JP 6180485 A JP6180485 A JP 6180485A JP S6216552 A JPS6216552 A JP S6216552A
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- Japan
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- semiconductor device
- package
- leads
- lead
- upper package
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
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-
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に係り、特に複数のパッケージを積
み重ねて構成される半導体装置に関する。
み重ねて構成される半導体装置に関する。
（従来の技術）
従来、半導体装置の機能を容易に向上させる方法として
、複数個の半導体装置を重ね合わせることにより、１つ
の半導体装置を構成する所謂ビギーバンク（ＰＩＧＧＹ
ＢＡＩＪ）法が提案され実用化されてきている。
、複数個の半導体装置を重ね合わせることにより、１つ
の半導体装置を構成する所謂ビギーバンク（ＰＩＧＧＹ
ＢＡＩＪ）法が提案され実用化されてきている。
第４図及び第５図は、例えば、実公昭５５−１２４４０
号公報に示される上記したピギーバック法によって構成
される半導体装置の説明図である。
号公報に示される上記したピギーバック法によって構成
される半導体装置の説明図である。
まず、第４図に示される従来の積み重ね型半導体装置の
について説明すると、半導体素子１．２をそれぞれパッ
ケージした半導体装置３．４を上下方向に重ね合わせた
上で、各々のリードフレーム５．６の相対するリードを
それぞれ半田或いはスポット溶接によって接続し、これ
を１つの半導体装置として構成するようにしている。し
かしながら、この方法によると、パッケージ内に収容さ
れる半導体素子が熱による悪影響を受は易い素子である
場合には接続の際に受ける熱により素子の特性が不良に
なることがある。このため、第５図（ａ）、（ｂ）に示
されるように下部パッケージ７のリード８に長ｉ＄１９
を設け、上部パッケージ１０のリード１１の先端部をこ
の長溝９に挿入した後リードの側面からかしめ止めを行
う方法や、第５図（ｃ）、（ｄ）に示されるように下部
パンケージ７のリード８に孔１２を設け、上部パッケー
ジ１０のリード１１の先端部をこの孔１２に挿入してリ
ード８とリード１１とをリードの板厚の方向からかしめ
を行う方法が採用されている。
について説明すると、半導体素子１．２をそれぞれパッ
ケージした半導体装置３．４を上下方向に重ね合わせた
上で、各々のリードフレーム５．６の相対するリードを
それぞれ半田或いはスポット溶接によって接続し、これ
を１つの半導体装置として構成するようにしている。し
かしながら、この方法によると、パッケージ内に収容さ
れる半導体素子が熱による悪影響を受は易い素子である
場合には接続の際に受ける熱により素子の特性が不良に
なることがある。このため、第５図（ａ）、（ｂ）に示
されるように下部パッケージ７のリード８に長ｉ＄１９
を設け、上部パッケージ１０のリード１１の先端部をこ
の長溝９に挿入した後リードの側面からかしめ止めを行
う方法や、第５図（ｃ）、（ｄ）に示されるように下部
パンケージ７のリード８に孔１２を設け、上部パッケー
ジ１０のリード１１の先端部をこの孔１２に挿入してリ
ード８とリード１１とをリードの板厚の方向からかしめ
を行う方法が採用されている。
（発明が解決しようとする問題点）
しかしながら、上記の従来のものは上下パッケージにデ
ュアルライン型（ＤＩＰ）を使用し、パッケージ本体も
厚く、挿入実装方式なので従来技術が適用できるとして
も、半導体装置のピンの数が増加し、多ピン化してくる
ともはや従来のようにリードを１つ１つかしめることは
困難であるという問題があった。
ュアルライン型（ＤＩＰ）を使用し、パッケージ本体も
厚く、挿入実装方式なので従来技術が適用できるとして
も、半導体装置のピンの数が増加し、多ピン化してくる
ともはや従来のようにリードを１つ１つかしめることは
困難であるという問題があった。
このような状況から、従来のものではパッケージも厚く
、挿入実装方式である場合に適用されるにすぎず、この
ような半導体装置の実装密度は著しく低く、リードフレ
ームの構造も複雑にならざるを得ないものであった。
、挿入実装方式である場合に適用されるにすぎず、この
ような半導体装置の実装密度は著しく低く、リードフレ
ームの構造も複雑にならざるを得ないものであった。
本発明は、上記の問題点を除去し、構造が簡単であり多
ピン化した場合においてもその組み立てが容易で実装密
度の向上を図り得る半導体装置を提供することを目的と
する。
ピン化した場合においてもその組み立てが容易で実装密
度の向上を図り得る半導体装置を提供することを目的と
する。
（問題点を解決するための手段）
本発明は、上記の問題点を解決するために、複数のパッ
ケージを積み重ねて構成される半導体装置において、下
部パッケージのリードを折曲し、下方の基板に接触させ
る部分を形成すると共に上方には上部パッケージを挟持
し得る立ち上がり部分を形成するように構成する。
ケージを積み重ねて構成される半導体装置において、下
部パッケージのリードを折曲し、下方の基板に接触させ
る部分を形成すると共に上方には上部パッケージを挟持
し得る立ち上がり部分を形成するように構成する。
（作用）
下部パッケージ１３のリード１５の立ち上がり部１５−
１，１５−１間に上部パッケージを上方より押し込み、
その立ち上がり部１５・−１，１５−１に上部パッケー
ジ１６のリードの１８を圧接するように実装する。つま
り、リード１５の立ち上がり部１５−１．１５−１間に
上部パッケージ１６は挟持され積み重ねられる。
１，１５−１間に上部パッケージを上方より押し込み、
その立ち上がり部１５・−１，１５−１に上部パッケー
ジ１６のリードの１８を圧接するように実装する。つま
り、リード１５の立ち上がり部１５−１．１５−１間に
上部パッケージ１６は挟持され積み重ねられる。
（実施例）
以下、本発明の実施例を図面を参照しながら詳細に説明
する。
する。
第１図は、本発明に係る積み重ね型半導体装置の説明図
であり、第１図（ａ、）は半導体装置の下部パッケージ
の断面図、第１図（ｂ）は半導体装置の上部、下部パッ
ケージが組み合わせられた積み重ね型の半導体装置の断
面図である。
であり、第１図（ａ、）は半導体装置の下部パッケージ
の断面図、第１図（ｂ）は半導体装置の上部、下部パッ
ケージが組み合わせられた積み重ね型の半導体装置の断
面図である。
これらの図において、まず、１３は半導体装置の下部パ
ッケージであり、例えば、フラット型集積回路（ＩＣ）
装置、１４はこの下部パッケージ１３にモールドされる
半導体素子、１５はこのパッケージ１３のリード、１５
−１はリードの立ち上がり部、１５−２はこの立ち上が
り部１５−１に連設される湾曲部、１５−３はこの湾曲
部に連設される立ち下がり部である。一方、１６は半導
体装置の上部パッケージであり、例えば、チップキャリ
ア型ＩＣｖ装置、１７はこの上部パッケージ１６にモー
ルドされる半導体素子、１８はこのパッケージ１６のリ
ード、１９は基板である。
ッケージであり、例えば、フラット型集積回路（ＩＣ）
装置、１４はこの下部パッケージ１３にモールドされる
半導体素子、１５はこのパッケージ１３のリード、１５
−１はリードの立ち上がり部、１５−２はこの立ち上が
り部１５−１に連設される湾曲部、１５−３はこの湾曲
部に連設される立ち下がり部である。一方、１６は半導
体装置の上部パッケージであり、例えば、チップキャリ
ア型ＩＣｖ装置、１７はこの上部パッケージ１６にモー
ルドされる半導体素子、１８はこのパッケージ１６のリ
ード、１９は基板である。
第１図（ａ）に示されるように、下部パッケージ１３の
リード１５は、立ち上がり部１５−１、湾曲部１５−２
、立ち下がり部１５−３から成る。
リード１５は、立ち上がり部１５−１、湾曲部１５−２
、立ち下がり部１５−３から成る。
一方、第１図（ｂ）に示されるように、上部パッケージ
１６はリード１８を有している。そこで、基板１７上に
前記下部パッケージ１３のリードの立ち下がり部１５−
３の先端部を取り付けて基板１７に下部パッケージ１３
を表面実装し、対向するり一ド１５−１．１５−１間に
上部パッケージ１６のリード１８を挟持させるように装
着する。
１６はリード１８を有している。そこで、基板１７上に
前記下部パッケージ１３のリードの立ち下がり部１５−
３の先端部を取り付けて基板１７に下部パッケージ１３
を表面実装し、対向するり一ド１５−１．１５−１間に
上部パッケージ１６のリード１８を挟持させるように装
着する。
つまり、下部パッケージのり一ド１５の立ち上がり部１
５−１によって囲まれた空間に上部パッケージ１６を互
いのリードが圧接されるように上方より押し込むことに
より実装する。
５−１によって囲まれた空間に上部パッケージ１６を互
いのリードが圧接されるように上方より押し込むことに
より実装する。
第２図は多端子対応積み重ね型半導体装置の斜視図であ
り、下部パッケージ２０のリード２１には立ち上がり部
が形成され、上部パッケージ２２が下部パッケージのリ
ード２１によって囲まれた空間に上方より装着され、実
装される。この場合にはり一ド２１が下部パッケージ２
０の４つの側面に位置するために、上部パッケージ２２
の位置決めが容易であり確実な接続を行うことができる
。
り、下部パッケージ２０のリード２１には立ち上がり部
が形成され、上部パッケージ２２が下部パッケージのリ
ード２１によって囲まれた空間に上方より装着され、実
装される。この場合にはり一ド２１が下部パッケージ２
０の４つの側面に位置するために、上部パッケージ２２
の位置決めが容易であり確実な接続を行うことができる
。
第３図は本発明の第３の実施例を示す積み重ね型半導体
装置の説明図であり゛、上記の下部パンケージのリード
の形状を更に変形したものである。
装置の説明図であり゛、上記の下部パンケージのリード
の形状を更に変形したものである。
つまり、下部パッケージのリードの立ち上がり部２５−
１の所望の位置に段部２５−４を設けてこの段部２５−
４で上部パッケージのリード２６を受けるようにしたも
のである。このように構成すると上部パッケージを押し
込み、上部パッケージのリード２６が段部２５−４に係
合して下方へのストッパの役目をし、上部パッケージの
Ｘ、Ｙ、θ方向の位置決めを確実にすると共に実装を容
易にし、しかもリード２５とリード２６間の接触面積を
増大させて、接続を良好にすることができる。
１の所望の位置に段部２５−４を設けてこの段部２５−
４で上部パッケージのリード２６を受けるようにしたも
のである。このように構成すると上部パッケージを押し
込み、上部パッケージのリード２６が段部２５−４に係
合して下方へのストッパの役目をし、上部パッケージの
Ｘ、Ｙ、θ方向の位置決めを確実にすると共に実装を容
易にし、しかもリード２５とリード２６間の接触面積を
増大させて、接続を良好にすることができる。
次に第６図は本発明の第４の実施例を示す積み重ね型半
導体装置の断面図であり、２７は半導体素子２８をパッ
ケージした下部パッケージ、２９は下部パッケージ２７
のリードであり、このリード２９は予めリード毎に分岐
部２２より２分割できるような構造にしておき、その２
分割した一方を上方へ、もう一方を下方にそれぞれ折曲
させ、上方リード２９−２、下方リード２９−３を形成
する。３０は半導体装置３１をパッケージした上部パッ
ケージ、３２は上部パッケージ３０のリードである。こ
こで、下部パッケージは下方２９−３を使用して基板１
９に表面実装する。また、上方リード２９−３により囲
まれた空間に上方パッケージ３０を上方より押し込み、
上部パッケージのり一ド３２と下部パッケージのリード
２９が互いに圧接するように実装する。
導体装置の断面図であり、２７は半導体素子２８をパッ
ケージした下部パッケージ、２９は下部パッケージ２７
のリードであり、このリード２９は予めリード毎に分岐
部２２より２分割できるような構造にしておき、その２
分割した一方を上方へ、もう一方を下方にそれぞれ折曲
させ、上方リード２９−２、下方リード２９−３を形成
する。３０は半導体装置３１をパッケージした上部パッ
ケージ、３２は上部パッケージ３０のリードである。こ
こで、下部パッケージは下方２９−３を使用して基板１
９に表面実装する。また、上方リード２９−３により囲
まれた空間に上方パッケージ３０を上方より押し込み、
上部パッケージのり一ド３２と下部パッケージのリード
２９が互いに圧接するように実装する。
次に第７図は本発明の第５の実施例を示す積み重ね型半
導体装置の断面図である０図中、３３は下部パッケージ
であり、その内部には半導体装置３４が収容されている
。３５は下部パッケージ３３のリードであり、このリー
ド３５は立ち下がり部３５−１、この立ち下がり部３５
−１に続（湾曲部３５−２、この湾曲部３５−２に続く
立ち上がり部３５−３から成る。３６は上部パッケージ
であり、その内部には半導体装置３７が収容されている
。３８はこの上部パッケージ３６のリードである。この
図から明らかなように、下部パンケージのリード３５に
設けられた下方に位置する湾曲部３５−２を用いて基板
１９に実装する。更に、上部パッケージ３６を下部パッ
ケージのリードの立ち上がり部３５−３で囲まれる空間
に押し込み、上部パッケージ３６のリード３Ｂと下部パ
ッケージのリードの立ち上がり部３５−３が圧接するよ
うに実装する。
導体装置の断面図である０図中、３３は下部パッケージ
であり、その内部には半導体装置３４が収容されている
。３５は下部パッケージ３３のリードであり、このリー
ド３５は立ち下がり部３５−１、この立ち下がり部３５
−１に続（湾曲部３５−２、この湾曲部３５−２に続く
立ち上がり部３５−３から成る。３６は上部パッケージ
であり、その内部には半導体装置３７が収容されている
。３８はこの上部パッケージ３６のリードである。この
図から明らかなように、下部パンケージのリード３５に
設けられた下方に位置する湾曲部３５−２を用いて基板
１９に実装する。更に、上部パッケージ３６を下部パッ
ケージのリードの立ち上がり部３５−３で囲まれる空間
に押し込み、上部パッケージ３６のリード３Ｂと下部パ
ッケージのリードの立ち上がり部３５−３が圧接するよ
うに実装する。
第８図は本発明の第６の実施例を示す積み重ね型半導体
装置の断面図であり、第７図に示される下部パッケージ
のリードを更に変形したものである。つまり、リードの
立ち上がり部の途中に段部３９−４を設けて、この段部
３９−４で上部パッケージのリードを受けるようにする
０機能としては、第３図に示されたものと同様である。
装置の断面図であり、第７図に示される下部パッケージ
のリードを更に変形したものである。つまり、リードの
立ち上がり部の途中に段部３９−４を設けて、この段部
３９−４で上部パッケージのリードを受けるようにする
０機能としては、第３図に示されたものと同様である。
なお、上部パッケージの脱落が懸念される場合には、上
部パッケージを接着剤等を用いて下部パ。
部パッケージを接着剤等を用いて下部パ。
ソケージに固定しても良い、また、上部パッケージであ
るチップキャリア型半導体装置はチンプキャリア型であ
れば、パッケージの材質は問わない。
るチップキャリア型半導体装置はチンプキャリア型であ
れば、パッケージの材質は問わない。
更に、リード間の接続を十分にするためには上下パッケ
ージのリードの接触部には導電接着剤を塗布するように
しても良い。
ージのリードの接触部には導電接着剤を塗布するように
しても良い。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に従い種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
本発明の趣旨に従い種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、複数の
パッケージを積み重ねて構成される半導体装置において
、下部パッケージのリードを折曲し、下方の基板に接触
させる部分を形成すると共に上方には上部パッケージを
挟持し得る立ち上がり部分を形成するようにしたので、
半導体装置を容易にしかも正確に積み重ねることができ
、半導体装置の機能の向上を迅速、かつ的確に行うこと
ができる。また、上部パッケージを取り外して機能の再
編成を行うことも簡単である。また、リード形状も、バ
ラエティに冨んでおり、それらの形状のうち適宜選択す
ることができる。更に下部パッケージのリードの立ち上
がり部分の途中に段部を設けることにより、上部パッケ
ージのＸ、Ｙ、θ方向の位置決めを正確に行うことがで
きると共に上部パッケージと下部パッケージのリード間
の接続を良好ならしめることができる。
パッケージを積み重ねて構成される半導体装置において
、下部パッケージのリードを折曲し、下方の基板に接触
させる部分を形成すると共に上方には上部パッケージを
挟持し得る立ち上がり部分を形成するようにしたので、
半導体装置を容易にしかも正確に積み重ねることができ
、半導体装置の機能の向上を迅速、かつ的確に行うこと
ができる。また、上部パッケージを取り外して機能の再
編成を行うことも簡単である。また、リード形状も、バ
ラエティに冨んでおり、それらの形状のうち適宜選択す
ることができる。更に下部パッケージのリードの立ち上
がり部分の途中に段部を設けることにより、上部パッケ
ージのＸ、Ｙ、θ方向の位置決めを正確に行うことがで
きると共に上部パッケージと下部パッケージのリード間
の接続を良好ならしめることができる。
このように本発明は種々の利点を有し、その効果は顕著
である。
である。
第１図は本発明に係る積み重ね型半導体装置の説明図、
第２図は多端子対応積み重ね型半導体装置の説明図、第
３図は本発明の第３の実施例を示す積み重ね型半導体装
置の説明図、第４図は従来の積み重ね型半導体装置の断
面図、第５図は従来の他の積み重ね型半導体装置の説明
図、第６図は本発明の第４の実施例を示す積み重ね型半
導体装置の断面図、第７図は本発明の第５の実施例を示
す積み重ね型半導体装置の説明図１、第８図は本発明の
第６の実施例を示す積み重ね型半導体装置の断面図であ
る。 １３．２０．２７．３３・・・下部パッケージ、１５．
２１．２５．２９．３５．３９・・・下部パッケージの
リード、１５−１．２５−１．２９−２．３５−３．３
９−３・・・下部パンケージのリード立ち上がり部、２
５−４．３９−４・・・同リードの立ち上がり部の段部
、１６．２２．３０．３６・・・上部パッケージ、１８
．２４．２６．３２．３８・・・上部パッケージのリー
ド。
第２図は多端子対応積み重ね型半導体装置の説明図、第
３図は本発明の第３の実施例を示す積み重ね型半導体装
置の説明図、第４図は従来の積み重ね型半導体装置の断
面図、第５図は従来の他の積み重ね型半導体装置の説明
図、第６図は本発明の第４の実施例を示す積み重ね型半
導体装置の断面図、第７図は本発明の第５の実施例を示
す積み重ね型半導体装置の説明図１、第８図は本発明の
第６の実施例を示す積み重ね型半導体装置の断面図であ
る。 １３．２０．２７．３３・・・下部パッケージ、１５．
２１．２５．２９．３５．３９・・・下部パッケージの
リード、１５−１．２５−１．２９−２．３５−３．３
９−３・・・下部パンケージのリード立ち上がり部、２
５−４．３９−４・・・同リードの立ち上がり部の段部
、１６．２２．３０．３６・・・上部パッケージ、１８
．２４．２６．３２．３８・・・上部パッケージのリー
ド。
Claims (3)
- （１）複数のパッケージを積み重ねて構成される半導体
装置において、下部パッケージのリードを折曲し、下方
の基板に接触させる部分を形成すると共に上方には上部
パッケージを挟持し得る立ち上がり部分を形成するよう
にしたことを特徴とする半導体装置。 - （２）前記立ち上がり部分には前記上部パッケージを係
止する段部を形成したことを特徴とする特許請求の範囲
第１項記載の半導体装置。 - （３）前記下部パッケージはフラット型半導体装置、前
記上部パッケージはチップキャリア型半導体装置から成
るようにしたことを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061804A JPS6216552A (ja) | 1985-03-28 | 1985-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061804A JPS6216552A (ja) | 1985-03-28 | 1985-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216552A true JPS6216552A (ja) | 1987-01-24 |
Family
ID=13181642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061804A Pending JPS6216552A (ja) | 1985-03-28 | 1985-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216552A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055912A (en) * | 1990-05-18 | 1991-10-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US5508563A (en) * | 1991-03-13 | 1996-04-16 | Kabushiki Kaisha Toshiba | Semiconductor assembly having laminated semiconductor devices |
| KR100462993B1 (ko) * | 2002-03-11 | 2004-12-23 | 최영인 | 적층형 반도체 칩 패키지의 제조방법 및 장치 |
| CN109699191A (zh) * | 2017-07-14 | 2019-04-30 | 新电元工业株式会社 | 电子模块 |
-
1985
- 1985-03-28 JP JP60061804A patent/JPS6216552A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055912A (en) * | 1990-05-18 | 1991-10-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JPH0423460A (ja) * | 1990-05-18 | 1992-01-27 | Mitsubishi Electric Corp | 半導体装置 |
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