JPS6216558A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS6216558A JPS6216558A JP60155457A JP15545785A JPS6216558A JP S6216558 A JPS6216558 A JP S6216558A JP 60155457 A JP60155457 A JP 60155457A JP 15545785 A JP15545785 A JP 15545785A JP S6216558 A JPS6216558 A JP S6216558A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、同一半導体基板内にバイポーラトランジスタ
とＭＯＳ）ランジスタを形成する半導体集積回路の製造
方法に関するものである。
とＭＯＳ）ランジスタを形成する半導体集積回路の製造
方法に関するものである。
従来の技術
バイポーラトランジスタと０ＭＯ８（相補形ＭＯ５））
ランジスタを単一の半導体基板内に集積化した従来の半
導体集積回路は、第２図に示すような工程流れ図に従っ
て形成されていた。以丁、第２図を参照して従来の半導
体集積回路の構造とその製造方法について説明する。
ランジスタを単一の半導体基板内に集積化した従来の半
導体集積回路は、第２図に示すような工程流れ図に従っ
て形成されていた。以丁、第２図を参照して従来の半導
体集積回路の構造とその製造方法について説明する。
まず、ｎ形埋め込み領域２．２１およびｐ形埋め込み領
域３．３１が選択的に形成されたｐ形単結晶シリコン基
板１の上に、ｎ形シリコンエピタキシャル層４を形成し
、ｐ形不純物の拡散でｐ形埋め込み領域３の上にはこれ
に繋がるｐ形分離領域５を、ｐ形埋め込み領域３１の上
にはこれに繋がるｐウェル領域６を形成する。こののち
、選択酸化法によりＭＯＳ）ランジスタが形成される領
域に厚いシリコン酸化膜７を形成した後、表面にＭＯＳ
）ランジスタ用のゲート酸化膜となる薄いシリコン酸化
膜８を形成し、さらに、この上にポリシリコン等の導電
膜を選択的に形成してゲート電極９を形成する。なお、
図中ム、ＢおよびＣで示す領域はＮＰＮ トランジスタ
、ＰチャンネルＭＯＳトランジスタおよびＮチャンネ／
ｌ／ＭＯＳトランジスタを形成する領域である。（第２
図ａ）。
域３．３１が選択的に形成されたｐ形単結晶シリコン基
板１の上に、ｎ形シリコンエピタキシャル層４を形成し
、ｐ形不純物の拡散でｐ形埋め込み領域３の上にはこれ
に繋がるｐ形分離領域５を、ｐ形埋め込み領域３１の上
にはこれに繋がるｐウェル領域６を形成する。こののち
、選択酸化法によりＭＯＳ）ランジスタが形成される領
域に厚いシリコン酸化膜７を形成した後、表面にＭＯＳ
）ランジスタ用のゲート酸化膜となる薄いシリコン酸化
膜８を形成し、さらに、この上にポリシリコン等の導電
膜を選択的に形成してゲート電極９を形成する。なお、
図中ム、ＢおよびＣで示す領域はＮＰＮ トランジスタ
、ＰチャンネルＭＯＳトランジスタおよびＮチャンネ／
ｌ／ＭＯＳトランジスタを形成する領域である。（第２
図ａ）。
次に、ボロンを選択的にイオン注入して、領域ＢＫＰチ
ャンネ／ｌ／ＭＯ３Ｉ−ランジスタのソース領域１ｏお
よびドレイン領域１０１を形成し、また。
ャンネ／ｌ／ＭＯ３Ｉ−ランジスタのソース領域１ｏお
よびドレイン領域１０１を形成し、また。
領域ＢとＣの間にガートバンド領域１１を形成する。こ
の処理で形成したソース領域１ｏとドレイン領域１０１
のシート抵抗は、５０〜１５０Ｑ１０である（第２図ｂ
）。
の処理で形成したソース領域１ｏとドレイン領域１０１
のシート抵抗は、５０〜１５０Ｑ１０である（第２図ｂ
）。
さらに、領域大にボロンを選択的にイオンを注入し、ベ
ース領域１２を形成する。このベース領域１２のシート
抵抗は、バイポーラトランジスタの高速化を実現するこ
とを意図し、ＰチャンネルＭＯＳトランジスタのソース
およびドレイン領域のシート抵抗よりも高い２００〜１
ｏｏｏΩ／口に設定されている。（第２図Ｃ）。
ース領域１２を形成する。このベース領域１２のシート
抵抗は、バイポーラトランジスタの高速化を実現するこ
とを意図し、ＰチャンネルＭＯＳトランジスタのソース
およびドレイン領域のシート抵抗よりも高い２００〜１
ｏｏｏΩ／口に設定されている。（第２図Ｃ）。
次に、砒素あるいはリンを選択的にイオン注入して領域
ムにエミッタ領域１３とコレクタコンタクト領域１４を
形成し、また、領域Ｃｉ／ＣＭチャンネルＭＯ８）ラン
ジスタのソース領域１６およびドレイン領域１６１を形
成する（第２図ｄ）。
ムにエミッタ領域１３とコレクタコンタクト領域１４を
形成し、また、領域Ｃｉ／ＣＭチャンネルＭＯ８）ラン
ジスタのソース領域１６およびドレイン領域１６１を形
成する（第２図ｄ）。
最後に、層間絶縁膜となるＰＳＧ膜１６を表面に形成し
た後、コンタクト窓を開け、この部分にアルミニウム電
極１７を形成する（第２図ｅ）。
た後、コンタクト窓を開け、この部分にアルミニウム電
極１７を形成する（第２図ｅ）。
発明が解決しようとする問題点
このような従来の製造方法では、ＰチャンネルＭＯ８）
ランジスタのソースおよびドレイン領域と、ＮＰＨ）ラ
ンジスタのベース領域のシート抵抗を異らせるため、ボ
ロンイオンの注入を分離している。このため、半導体集
積回路の製造工程が複雑となる問題があった。
ランジスタのソースおよびドレイン領域と、ＮＰＨ）ラ
ンジスタのベース領域のシート抵抗を異らせるため、ボ
ロンイオンの注入を分離している。このため、半導体集
積回路の製造工程が複雑となる問題があった。
問題点を解決するための手段
本発明の半導体集積回路の製造方法は、−導電形の半導
体基板上に、これとは逆導電形の第１および第２の領域
を分離して形成する工程と、前記半導体基板の表面にゲ
ート酸化膜を形成したのち、前記第２の領域上に位置す
る前記ゲート酸化膜の上にゲート電極を形成する工程と
、前記第１の領域内に同領域と同−導電形の不純物をイ
オン注入して高不純物濃度のエミッタ領域を形成する工
程と、前記半導体基板の表面を熱酸化し、前記エミッタ
領域上を覆うゲート酸化膜相当の薄い酸化膜の厚みを選
択的に厚くする工程と、前記半導体基板と同−導電形の
不純物をイオン注入し、前記第１の領域内にベース領域
を、前記第２の領域内にソースおよびドレイン領域を形
成する工程とを備えたものである。
体基板上に、これとは逆導電形の第１および第２の領域
を分離して形成する工程と、前記半導体基板の表面にゲ
ート酸化膜を形成したのち、前記第２の領域上に位置す
る前記ゲート酸化膜の上にゲート電極を形成する工程と
、前記第１の領域内に同領域と同−導電形の不純物をイ
オン注入して高不純物濃度のエミッタ領域を形成する工
程と、前記半導体基板の表面を熱酸化し、前記エミッタ
領域上を覆うゲート酸化膜相当の薄い酸化膜の厚みを選
択的に厚くする工程と、前記半導体基板と同−導電形の
不純物をイオン注入し、前記第１の領域内にベース領域
を、前記第２の領域内にソースおよびドレイン領域を形
成する工程とを備えたものである。
作用
この製造方法によれば、バイポーラトランジスタのベー
ス領域とＭＯ５Ｉ−ランジスタのソースおよびドレイン
領域を同一の工程で形成することができる。
ス領域とＭＯ５Ｉ−ランジスタのソースおよびドレイン
領域を同一の工程で形成することができる。
また、ベース領域を、活性ベース領域とベースコンタク
ト領域を備えた、いわゆるグラフトベース構造にするこ
ともできる。
ト領域を備えた、いわゆるグラフトベース構造にするこ
ともできる。
実施例
本発明の半導体集積回路の製造方法の実施例を第１図の
工程流れ図を参照して説明する。
工程流れ図を参照して説明する。
まず、Ｐ形単結晶シリコン基板１の中に、アンチモン′
あるいは砒素を選択的にドープしてｎ形埋め込み領域２
．２１を形成する。次に、ボロンを選択的にドープして
ｐ形埋め込み領域３．３１を形成する。なお、図中ム、
ＢおよびＣで示す領域は第１図と同様ＮＰＮトランジス
タ、ＰチャンネルＭＯ８）ランジスタおよびＮチャンネ
ルＭＯＳトランジスタを形成する領域である（第１図＆
）、。
あるいは砒素を選択的にドープしてｎ形埋め込み領域２
．２１を形成する。次に、ボロンを選択的にドープして
ｐ形埋め込み領域３．３１を形成する。なお、図中ム、
ＢおよびＣで示す領域は第１図と同様ＮＰＮトランジス
タ、ＰチャンネルＭＯ８）ランジスタおよびＮチャンネ
ルＭＯＳトランジスタを形成する領域である（第１図＆
）、。
次いで、表面全体に比抵抗が０．６〜１００ｍのｎ形シ
リコンエピタキシャル層４を成長させる（第１図ｂ）。
リコンエピタキシャル層４を成長させる（第１図ｂ）。
この後、ｐ形埋め込み領域３と３１に対応するｎ形エピ
タキシャル層表面部分に、ボロンを選択的にドープして
、ｐ形埋め込み領域３の上にはこれに繋がる分離領域６
を形成し、またｐ形埋め込み領域３１の上にはＮチャン
ネルＭＯ８）ランジスタを形成するためのｐウェル領域
６を形成する（第１図Ｃ）。
タキシャル層表面部分に、ボロンを選択的にドープして
、ｐ形埋め込み領域３の上にはこれに繋がる分離領域６
を形成し、またｐ形埋め込み領域３１の上にはＮチャン
ネルＭＯ８）ランジスタを形成するためのｐウェル領域
６を形成する（第１図Ｃ）。
次にζ選択酸化法により、領域ＢとＣの表面に厚いシリ
コン酸化膜７を形成する。この後、シリコン酸化膜を選
択的に除いて、シリコン表面を部分的に露出させる（第
１図ｄ）。
コン酸化膜７を形成する。この後、シリコン酸化膜を選
択的に除いて、シリコン表面を部分的に露出させる（第
１図ｄ）。
つづいて、表面にゲート酸化膜となる薄いシリコン酸化
膜８を形成し、さらに、このゲート酸膜の上にポリシリ
コン等のゲート電極９を形成する（第１図６）。
膜８を形成し、さらに、このゲート酸膜の上にポリシリ
コン等のゲート電極９を形成する（第１図６）。
次に、表面にレジスト膜（図示せず）を塗布した後、こ
のレジスト膜の所定の領域に開口を設け、砒素あるいは
リンをイオン注入し、領域ムには？形のエミッタ領域１
３およびコレクタコンタクト領域１４を、領域Ｂには？
形のボトムゲートコンタクト領域１８を、そして領域Ｃ
にはｔ形のソース領域１６詔よびドレイン領域１６１を
形成する（第１図ｆ）。
のレジスト膜の所定の領域に開口を設け、砒素あるいは
リンをイオン注入し、領域ムには？形のエミッタ領域１
３およびコレクタコンタクト領域１４を、領域Ｂには？
形のボトムゲートコンタクト領域１８を、そして領域Ｃ
にはｔ形のソース領域１６詔よびドレイン領域１６１を
形成する（第１図ｆ）。
次に、基板表面を熱酸化法で酸化する。ところで、前記
の♂形拡散領域１３．１４．１６．１８け高不純物濃度
であり、その他の領域は低不純物濃度のｎ形シリコンエ
ピタキシャル層４でアル。
の♂形拡散領域１３．１４．１６．１８け高不純物濃度
であり、その他の領域は低不純物濃度のｎ形シリコンエ
ピタキシャル層４でアル。
シリコン基板の酸化速度は不純物濃度が高いほど速く、
したがって、ｎ＋形拡散領域１３．１４．１６．１８の
上には、ｎ形シリコンエピタキシャル層４の上よりも厚
（シリコン酸化膜８が形成される。
したがって、ｎ＋形拡散領域１３．１４．１６．１８の
上には、ｎ形シリコンエピタキシャル層４の上よりも厚
（シリコン酸化膜８が形成される。
つづいて、レジスト膜を塗布した後、レジスト膜の所定
領域に開口を設け、ボロンをイオン注入し、領域ムには
ベース領域１２を、領域ＢにはＰチャンネルＭＯ８）ラ
ンジスタのソース領域１゜およびドレイン領域１０１を
、また、領域ＢとＣの間には、ガートバンド領域１１を
形成する（第１図ｇ）。
領域に開口を設け、ボロンをイオン注入し、領域ムには
ベース領域１２を、領域ＢにはＰチャンネルＭＯ８）ラ
ンジスタのソース領域１゜およびドレイン領域１０１を
、また、領域ＢとＣの間には、ガートバンド領域１１を
形成する（第１図ｇ）。
なお、エミッタ領域１３の上のシリコン酸化膜の厚みは
、周囲のシリコン酸化膜の厚みより大であり、ベースを
形成すると、エミッタ直下の活性ベース領域が低不純物
濃度で、エミッタ領域の周囲のベースコンタクト領域が
高不純物濃度のグラフトベース構造が形成される。一方
、領域Ｂのソース領域１ｏおよびドレイン領域１０１上
のシリコン酸化膜の厚島は、エミッタ領域１３の上のシ
リコン酸化膜の厚みより小さいため、ソース領域および
ドレイン領域の不純物濃度を活性ベース領域よりも高く
することができる。
、周囲のシリコン酸化膜の厚みより大であり、ベースを
形成すると、エミッタ直下の活性ベース領域が低不純物
濃度で、エミッタ領域の周囲のベースコンタクト領域が
高不純物濃度のグラフトベース構造が形成される。一方
、領域Ｂのソース領域１ｏおよびドレイン領域１０１上
のシリコン酸化膜の厚島は、エミッタ領域１３の上のシ
リコン酸化膜の厚みより小さいため、ソース領域および
ドレイン領域の不純物濃度を活性ベース領域よりも高く
することができる。
最後に、層間絶縁膜となるＰＳＧ膜１６を形成した後、
コンタクト窓を開口し、この部分にアルミニウム電極１
７を形成する（第１図ｈ）。
コンタクト窓を開口し、この部分にアルミニウム電極１
７を形成する（第１図ｈ）。
発明の効果
本発明の半導体集積回路の製造方法によれば、ＮＰＮ
）ランジスタの電流増幅率を高め、ベース広がり抵抗を
小さくすることが可能なベース領域と、ｐチャンネルＭ
ＯＳトランジスタのオン抵抗を小さくできるソース領域
およびドレイン領域を、同一の工程で形成することがで
きるため、製造工程を簡素化する効果が奏され、経済的
効果が大きい０
）ランジスタの電流増幅率を高め、ベース広がり抵抗を
小さくすることが可能なベース領域と、ｐチャンネルＭ
ＯＳトランジスタのオン抵抗を小さくできるソース領域
およびドレイン領域を、同一の工程で形成することがで
きるため、製造工程を簡素化する効果が奏され、経済的
効果が大きい０
第１図は本発明の実施例による半導体集積回路の製造方
法を示す工程流れ図、第２図は従来の半導体集積回路の
製造方法を示す工程流れ図であムト・・・・・ｐ形単結
晶シリコン基板、２．２１・・・・・・ｎ形埋め込み領
域、３．３１・・・・・・ｐ形埋め込み領域、４・・・
・・・ｎ形シリコンエピタキシャル層、６・・・・・・
分離領域、６・・・・・・ｐウェル領域、７・・・・・
・厚いシリコン酸化膜、８・・・・・・シリコン酸化膜
、９・・・・・・ゲート電極、１０・・・・・・Ｐチャ
ンネルＭＯＳトランジスタのソース領域、１０１・・・
・・・ＰチャンネルＭＯＳトランジスタのドレイン領域
、１１・・・・・・カートバンド領域、・１２・・・・
・・ベース領域、１３・・・・・・エミッタｆｉｌｌｔ
１４・・・・・・コレクタコンタクト領域、１６・・・
・・・ＮチャンネルＭＯ８）ランジスタのソース領域、
１６１・・・・・・ＮチャンネルＭＯＳトランジスタの
ドレイン領域、１６・・・・・・ＰＳＧ膜、１７・・・
・・・アルミニウム電極、１８・・・・・・Ｐチャンネ
ルＭＯ８）ランジスタのボトムゲートコンタクト領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第１図 第 ２ 図 Ｃ％３ 派
法を示す工程流れ図、第２図は従来の半導体集積回路の
製造方法を示す工程流れ図であムト・・・・・ｐ形単結
晶シリコン基板、２．２１・・・・・・ｎ形埋め込み領
域、３．３１・・・・・・ｐ形埋め込み領域、４・・・
・・・ｎ形シリコンエピタキシャル層、６・・・・・・
分離領域、６・・・・・・ｐウェル領域、７・・・・・
・厚いシリコン酸化膜、８・・・・・・シリコン酸化膜
、９・・・・・・ゲート電極、１０・・・・・・Ｐチャ
ンネルＭＯＳトランジスタのソース領域、１０１・・・
・・・ＰチャンネルＭＯＳトランジスタのドレイン領域
、１１・・・・・・カートバンド領域、・１２・・・・
・・ベース領域、１３・・・・・・エミッタｆｉｌｌｔ
１４・・・・・・コレクタコンタクト領域、１６・・・
・・・ＮチャンネルＭＯ８）ランジスタのソース領域、
１６１・・・・・・ＮチャンネルＭＯＳトランジスタの
ドレイン領域、１６・・・・・・ＰＳＧ膜、１７・・・
・・・アルミニウム電極、１８・・・・・・Ｐチャンネ
ルＭＯ８）ランジスタのボトムゲートコンタクト領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第１図 第 ２ 図 Ｃ％３ 派
Claims (1)
- 一導電形の半導体基板上に、これとは逆導電形の第１
および第２の領域を分離して形成する工程と、前記半導
体基板の表面にゲート酸化膜を形成したのち、前記第２
の領域上に位置する前記ゲート酸化膜の上にゲート電極
を形成する工程と、前記第１の領域内に同領域と同一導
電形の不純物をイオン注入して高不純物濃度のエミッタ
領域を形成する工程と、前記半導体基板の表面を熱酸化
し、前記エミッタ領域上を覆うゲート酸化膜相当の薄い
酸化膜の厚みを選択的に厚くする工程と、前記半導体基
板と同一導電形の不純物をイオン注入し、前記第１の領
域内にベース領域を、前記第２の領域内にソースおよび
ドレイン領域を形成する工程とを有することを特徴とす
る半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155457A JPH0614533B2 (ja) | 1985-07-15 | 1985-07-15 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155457A JPH0614533B2 (ja) | 1985-07-15 | 1985-07-15 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216558A true JPS6216558A (ja) | 1987-01-24 |
| JPH0614533B2 JPH0614533B2 (ja) | 1994-02-23 |
Family
ID=15606462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60155457A Expired - Lifetime JPH0614533B2 (ja) | 1985-07-15 | 1985-07-15 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614533B2 (ja) |
-
1985
- 1985-07-15 JP JP60155457A patent/JPH0614533B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614533B2 (ja) | 1994-02-23 |
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