JPS62194662A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS62194662A JPS62194662A JP61035107A JP3510786A JPS62194662A JP S62194662 A JPS62194662 A JP S62194662A JP 61035107 A JP61035107 A JP 61035107A JP 3510786 A JP3510786 A JP 3510786A JP S62194662 A JPS62194662 A JP S62194662A
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- forming
- memory cell
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、読出専用
の不揮発性記憶機能を有する半導体集積回路装置（以下
、マスクＲＯＭという）に適用して有効な技術に関する
ものである。
の不揮発性記憶機能を有する半導体集積回路装置（以下
、マスクＲＯＭという）に適用して有効な技術に関する
ものである。
横型のマスクＲＯＭは、Ｍ Ｉ Ｓ ＦＥＴでメモリセ
ルを構成している。メモリセルの” ０１’ 、 ＩＩ
１ ｚｒの情報は、情報書込工程でＭ Ｉ Ｓ ＦＥ
Ｔのしきい値電圧を変化させろことで行われる。
ルを構成している。メモリセルの” ０１’ 、 ＩＩ
１ ｚｒの情報は、情報書込工程でＭ Ｉ Ｓ ＦＥ
Ｔのしきい値電圧を変化させろことで行われる。
この種のマスクＲＯＭにおいて、情報書込工程は、エレ
クトロニクス（ＥｌｃｃＬｏｒｎｉｃｓ Ｍａｙ ３１
．＋９８３゜ｐ５０．ｐ５１）に記載されるように、次
の製造工程により行っている。
クトロニクス（ＥｌｃｃＬｏｒｎｉｃｓ Ｍａｙ ３１
．＋９８３゜ｐ５０．ｐ５１）に記載されるように、次
の製造工程により行っている。
まず、第１のしきい値電圧を有するＭＩＳＦＥＴ（メモ
リセル）を形成する。この後、ＭＩＳＦＥＴを覆う層間
絶縁膜を形成し、ＭＩＳＦＥＴに接続するデータ線及び
ソース線（アルミニウム膜）を形成する。この後、情報
が書込まれるＭＩＳＦＥＴｒのチャネル形成領域とが開
口されたフォト−ジス１〜マスクを形成する。そして、
このフォトレジストマスクを用い、開口された部分の前
記層間絶縁膜及びゲート電極を通してチャネル形成領域
に不純物（ボロン又はリン）を導入する。この不純物の
導入で、第１のしきい値電圧と異なる第２のしきい値電
圧を有するＭＴＳＦＥＴが形成され、情報の非込みが行
われろ。この後、パッシベーション膜を形成することで
、マスクＲＯＭの製造工程が完了する。
リセル）を形成する。この後、ＭＩＳＦＥＴを覆う層間
絶縁膜を形成し、ＭＩＳＦＥＴに接続するデータ線及び
ソース線（アルミニウム膜）を形成する。この後、情報
が書込まれるＭＩＳＦＥＴｒのチャネル形成領域とが開
口されたフォト−ジス１〜マスクを形成する。そして、
このフォトレジストマスクを用い、開口された部分の前
記層間絶縁膜及びゲート電極を通してチャネル形成領域
に不純物（ボロン又はリン）を導入する。この不純物の
導入で、第１のしきい値電圧と異なる第２のしきい値電
圧を有するＭＴＳＦＥＴが形成され、情報の非込みが行
われろ。この後、パッシベーション膜を形成することで
、マスクＲＯＭの製造工程が完了する。
このマスクＲＯＭは、最終段側の製造工程であるデータ
線及びソース線を形成した後に、情報の書込みが行える
ので、製造工程の完了までに要する時間を短縮できる（
以下、工宛短縮という）特徴がある。
線及びソース線を形成した後に、情報の書込みが行える
ので、製造工程の完了までに要する時間を短縮できる（
以下、工宛短縮という）特徴がある。
本発明者は、かかる技術における検討の結果、次のよう
な問題点が生じることを見出した。
な問題点が生じることを見出した。
情報を書込むための前記不純物の導入は、層間絶縁膜及
びゲート電極を通過させるために、２００〜３００ ［
ＫｅＶ］ Ｆｌ、度の高エネルギで導入される。
びゲート電極を通過させるために、２００〜３００ ［
ＫｅＶ］ Ｆｌ、度の高エネルギで導入される。
このため、大型のイオン打込み装置が必要とされる。ま
た、１００〜２００［ＫｅＶ］程度の低エネルギでダブ
ルチャージ化された不純物（Ｂ”）を導入することがで
きるが、このダブルチャージ化された不純物量が少ない
ので、不純物導入時間が長くなる。
た、１００〜２００［ＫｅＶ］程度の低エネルギでダブ
ルチャージ化された不純物（Ｂ”）を導入することがで
きるが、このダブルチャージ化された不純物量が少ない
ので、不純物導入時間が長くなる。
また、高エネルギで不純物を導入すると、チャネル形成
領域、ソース領域及びドレイン領域のｐｎ１ｇ合部分に
結晶欠陥を生じる。ｐｎ接合部分の結晶欠陥は、前記フ
ォトレジスト膜の開口部がマスク合せズレを考慮してチ
ャネル形成領域よりも大きな寸法で構成されているため
に生じる。これらの結晶欠陥は、アルミニウム膜からな
るデータ線が溶けないように、４５０ ［”Ｃ］程度の
低い温度の熱処理しか施すことができないので、充分に
回復させることができない。このため、前記ソース領域
又はドレイン領域のｐｎ接合面でリーク電流が増大する
。このリーク電流は、消費電力の増大や寄生サイリスタ
によるラッチアップを生じる。
領域、ソース領域及びドレイン領域のｐｎ１ｇ合部分に
結晶欠陥を生じる。ｐｎ接合部分の結晶欠陥は、前記フ
ォトレジスト膜の開口部がマスク合せズレを考慮してチ
ャネル形成領域よりも大きな寸法で構成されているため
に生じる。これらの結晶欠陥は、アルミニウム膜からな
るデータ線が溶けないように、４５０ ［”Ｃ］程度の
低い温度の熱処理しか施すことができないので、充分に
回復させることができない。このため、前記ソース領域
又はドレイン領域のｐｎ接合面でリーク電流が増大する
。このリーク電流は、消費電力の増大や寄生サイリスタ
によるラッチアップを生じる。
本発明の目的は、マスクＲＯＭにおいて、工宛短縮を図
るとともに、低エネルギで情報を書込む不純物を導入す
ることが可能な技術を提供することにある。
るとともに、低エネルギで情報を書込む不純物を導入す
ることが可能な技術を提供することにある。
また、本発明の他の目的は、マスクＲＯＭにおいて、結
晶欠陥によるリーク電流を低減し、消費電力の低減又は
ラッチアップの防止を図ることが可能な技術を提供する
ことにある。
晶欠陥によるリーク電流を低減し、消費電力の低減又は
ラッチアップの防止を図ることが可能な技術を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、マスクＲＯＭにおいて、オフセット構造のＭ
ＩＳＦＥＴからなるメモリセルを形成し。
ＩＳＦＥＴからなるメモリセルを形成し。
このメモリセルのうち、所定のメモリセルのオフセット
部に不純物を導入し、オフセット構造でないメモリセル
を形成することで情報の書込みを行う。
部に不純物を導入し、オフセット構造でないメモリセル
を形成することで情報の書込みを行う。
【作用〕
上記した手段によれば、メモリセルを形成した後の製造
工程の最終段側で情報の書込みが行えるので、工完短縮
を図ることができるとともに、ＭＩ ５ＦＥＴのゲート
電極を通さずに、情報を書込むための不純物をオフセッ
ト部に導入するので、前記不純物を低エネルギで導入す
ることができる。
工程の最終段側で情報の書込みが行えるので、工完短縮
を図ることができるとともに、ＭＩ ５ＦＥＴのゲート
電極を通さずに、情報を書込むための不純物をオフセッ
ト部に導入するので、前記不純物を低エネルギで導入す
ることができる。
低エネルギでの導入は、イオン打込み装置の小型化、不
純物導入時間の短縮化、結晶欠陥の低減化を図ることが
できる。
純物導入時間の短縮化、結晶欠陥の低減化を図ることが
できる。
以下、本発明の構成について、本発明をｎチャネルＭ
Ｔ Ｓ ＦＥＴをメモリセルとする横型マスクＲＯＭに
適用した一実施例とともに説明する。
Ｔ Ｓ ＦＥＴをメモリセルとする横型マスクＲＯＭに
適用した一実施例とともに説明する。
なお、実施例の企図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
本発明の実施例！である横型マスクＲＯＭのメモリセル
アレイを第１図（要部平面図）で示し、第１図のｎ−ｎ
線で切った断面を第２図で示す。第１図は、本実施例の
構成をわかり易くするために、各導電層間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。
アレイを第１図（要部平面図）で示し、第１図のｎ−ｎ
線で切った断面を第２図で示す。第１図は、本実施例の
構成をわかり易くするために、各導電層間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。
第１図において、１は単結晶シリコンからなるｐ−型の
゛ｉ導体基板（又はウェル領域）である。２はフィール
ド絶縁膜、３はｐ型のチャネルストッパ領域であり、こ
れらは゛ト導体素子間を電気的に分離するように構成さ
れている。
゛ｉ導体基板（又はウェル領域）である。２はフィール
ド絶縁膜、３はｐ型のチャネルストッパ領域であり、こ
れらは゛ト導体素子間を電気的に分離するように構成さ
れている。
マスクＲＯＭのメモリセルを構成するＭＩＳＦＥ Ｔ
Ｑ Ｉ及びＱ２は、フィールド絶縁膜２で囲まれた領域
の半導体基板１の主面に夫々設けられている。
Ｑ Ｉ及びＱ２は、フィールド絶縁膜２で囲まれた領域
の半導体基板１の主面に夫々設けられている。
情報が書込まれているＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉ
は、第１図及び第２図の右側に示すように、半導体基板
（チャネル形成領域）ｌ、グー１−絶縁膜４、ゲート電
極５、ｒ１°型（高い不純物濃度）の半導体領域６Ａと
６Ｂとで構成されるソース領域及びドレイン領域６で構
成されている。半導体領域６Ａは、ワード線が選択され
てもＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋が導通しないよう
に、グー１〜Ｗ３．極５と離隔した位置に（オセット部
を介在させて）設けられ、オフセット構造を構成するよ
うになっている。半導体領域６Ｂは、半導体領域６Ａと
チャネル形成領域との間所謂オフセット部の半導体基板
１の圭面部に設けられており、Ｍ Ｉ Ｓ Ｆ Ｅ ’
ｒ Ｑ ＋がオフセット構造にならないように構成され
ている。すなわち、このＭＩＳ Ｆ Ｅ Ｔ Ｑ ＋は
、ワード線が選択レベルのときに導通し、ＩＩ Ｏｃｌ
（又は１′″）情報を有するように構成されている。
は、第１図及び第２図の右側に示すように、半導体基板
（チャネル形成領域）ｌ、グー１−絶縁膜４、ゲート電
極５、ｒ１°型（高い不純物濃度）の半導体領域６Ａと
６Ｂとで構成されるソース領域及びドレイン領域６で構
成されている。半導体領域６Ａは、ワード線が選択され
てもＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋が導通しないよう
に、グー１〜Ｗ３．極５と離隔した位置に（オセット部
を介在させて）設けられ、オフセット構造を構成するよ
うになっている。半導体領域６Ｂは、半導体領域６Ａと
チャネル形成領域との間所謂オフセット部の半導体基板
１の圭面部に設けられており、Ｍ Ｉ Ｓ Ｆ Ｅ ’
ｒ Ｑ ＋がオフセット構造にならないように構成され
ている。すなわち、このＭＩＳ Ｆ Ｅ Ｔ Ｑ ＋は
、ワード線が選択レベルのときに導通し、ＩＩ Ｏｃｌ
（又は１′″）情報を有するように構成されている。
なお、半導体領域６Ｂの不純物濃度を半導体領域６Ａの
不純物濃度よりも低く構成し。
不純物濃度よりも低く構成し。
所ｉｊｌ Ｌ Ｄ Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のＭＩＳ Ｆ Ｅ Ｔ Ｑ ＋を構成
してもよい。
Ｄｒａｉｎ）構造のＭＩＳ Ｆ Ｅ Ｔ Ｑ ＋を構成
してもよい。
情報が書込まれていないＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
２は。
２は。
オフセット部に前記半導体領域６Ｂが設けられておらず
、半導体領域６Ａでソース領域又はドレイン領域６が構
成されている。ＭＩ ５ＦＥＴＱ２は、ワード線を選択
してもソース領域−ドレイン領域６間が導通しない所謂
オフセット構造で構成されている。換言すれば、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ２は、データ線にソース線の電
位（例えばＯ［Ｖ］）が現れず。
、半導体領域６Ａでソース領域又はドレイン領域６が構
成されている。ＭＩ ５ＦＥＴＱ２は、ワード線を選択
してもソース領域−ドレイン領域６間が導通しない所謂
オフセット構造で構成されている。換言すれば、Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ２は、データ線にソース線の電
位（例えばＯ［Ｖ］）が現れず。
読出期間内において実質的にプリチャージ電位（例えば
３［Ｖ］）から変化しないように構成されている。すな
わち、このＭ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ ２は、ＨＩ
ＩＩ （又は” ｏ ” ＞情報を有するように構成さ
れている。
３［Ｖ］）から変化しないように構成されている。すな
わち、このＭ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ ２は、ＨＩ
ＩＩ （又は” ｏ ” ＞情報を有するように構成さ
れている。
前記Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｌ及びＱ２のゲート
電極５は、多結晶シリコン膜で構成する。また、前記ゲ
ート電極５は、例えば、単層の高融点金属シリサイド（
ＭｏＳｉ２．ＴｉＳｉ２．Ｔａ５ｉｚ 、ＷＳｉｚ）Ｉ
ＩＩ又は高融点金属（Ｍ ｏ 、 Ｔ ｉ 、 Ｔ ａ
、 Ｗ ） Ｉｌｌ、或は多結晶シリコン膜の上部に
それを設けた複合膜で構成してもよい。
電極５は、多結晶シリコン膜で構成する。また、前記ゲ
ート電極５は、例えば、単層の高融点金属シリサイド（
ＭｏＳｉ２．ＴｉＳｉ２．Ｔａ５ｉｚ 、ＷＳｉｚ）Ｉ
ＩＩ又は高融点金属（Ｍ ｏ 、 Ｔ ｉ 、 Ｔ ａ
、 Ｗ ） Ｉｌｌ、或は多結晶シリコン膜の上部に
それを設けた複合膜で構成してもよい。
ゲート電極５は、列方向に配置された他のＭＩＳ Ｆ
Ｅ Ｔ Ｑ Ｉ又はＱ２のゲートｉｔ極５と一体に構成
されており、ワード線（ＷＬ）５Ａを構成している。
Ｅ Ｔ Ｑ Ｉ又はＱ２のゲートｉｔ極５と一体に構成
されており、ワード線（ＷＬ）５Ａを構成している。
本実施例のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉ又はＱ２の
ソース領域又はドレイン領域６は、隣接する他の３つの
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋又はＱ２のソース領域
又はドレイン領域６と一体に構成されている。
ソース領域又はドレイン領域６は、隣接する他の３つの
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋又はＱ２のソース領域
又はドレイン領域６と一体に構成されている。
７はＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋及びＱ２を覆う層
間絶縁膜、８は接続孔、９は行方向に延在するソース線
ＳＬ又はデータ線ｖｒ、である。層間絶縁膜７は。
間絶縁膜、８は接続孔、９は行方向に延在するソース線
ＳＬ又はデータ線ｖｒ、である。層間絶縁膜７は。
例えば、ＣＶＤで形成した酸化シリコン膜と、その上部
にＣＶＤで形成したｐｓａ膜とで構成する。
にＣＶＤで形成したｐｓａ膜とで構成する。
ソース線（Ｓ Ｌ）又はデータ線（ＤＩ、）９は、接続
孔８を通して所定のソース領域又はドレイン領域６と電
気的に接続されている。ソース線又はデータ、ＩＸ９は
、例えば、アルミニウム膜、所定の不純物が添加された
アルミニウム膜等の比抵抗値が小さい導電層で構成され
ているに のように構成されるマスクＲＯＭは１図示していないが
、パッシベーション膜で覆われ、樹脂封止されている。
孔８を通して所定のソース領域又はドレイン領域６と電
気的に接続されている。ソース線又はデータ、ＩＸ９は
、例えば、アルミニウム膜、所定の不純物が添加された
アルミニウム膜等の比抵抗値が小さい導電層で構成され
ているに のように構成されるマスクＲＯＭは１図示していないが
、パッシベーション膜で覆われ、樹脂封止されている。
次に１本実施例の製造方法を簡単に説明する。
本発明の実施例１であるマスクＲＯＭの製造方法を各製
造工程毎に第３図乃至第６図（断面図）で示す。
造工程毎に第３図乃至第６図（断面図）で示す。
まず、半導体素子形成領域間の半導体基板１の主面に、
フィールド絶縁膜２及びＰ型のチャネルストッパ領域３
を形成する。
フィールド絶縁膜２及びＰ型のチャネルストッパ領域３
を形成する。
この後、第３図に示すように、フィールド絶縁膜２で囲
まれた領域の半導体基板１の主面に、ゲート絶ａ膜４を
形成する。ゲート絶縁ｌｌ１４は、例えば、熱酸化技術
で形成した酸化シリコン膜で形成する。
まれた領域の半導体基板１の主面に、ゲート絶ａ膜４を
形成する。ゲート絶縁ｌｌ１４は、例えば、熱酸化技術
で形成した酸化シリコン膜で形成する。
第３図に示すゲート絶縁膜４を形成する工程の後に、ゲ
ート絶縁膜４の所定上にゲート電極５及び図示していな
いがワードＡｆｔ（ＷＬ）５Ａを形成する。ゲート電極
５及びワード線５Δは、例えば、２０００〜３０００
［入］程度の膜厚の多結晶シリコン膜で形成する。
ート絶縁膜４の所定上にゲート電極５及び図示していな
いがワードＡｆｔ（ＷＬ）５Ａを形成する。ゲート電極
５及びワード線５Δは、例えば、２０００〜３０００
［入］程度の膜厚の多結晶シリコン膜で形成する。
そして、第４図に示すように、メモリセルアレイ内のゲ
ート電極５の側部の半導体基板ｌの主面部に、ｎ＋型の
半導体領域６Ａからなるソース領域及びドレイン領域６
を形成する。このソース領域及びドレイン領域６は、ゲ
ート電極５と離隔されており、ＭＩＳＦＥＴＱ２にはオ
フセット部が形成されるようになっている。ソース領域
及びドレイン領域６は１図示していないが、ゲート電極
５上を覆う不純物導入用マスクを形成し、ｎ型の不純物
をイオン打込みで導入することで形成される。
ート電極５の側部の半導体基板ｌの主面部に、ｎ＋型の
半導体領域６Ａからなるソース領域及びドレイン領域６
を形成する。このソース領域及びドレイン領域６は、ゲ
ート電極５と離隔されており、ＭＩＳＦＥＴＱ２にはオ
フセット部が形成されるようになっている。ソース領域
及びドレイン領域６は１図示していないが、ゲート電極
５上を覆う不純物導入用マスクを形成し、ｎ型の不純物
をイオン打込みで導入することで形成される。
ｎ型の不純物には１例えば、 Ｉ ＸＩＯ” ’
［ａｔ、ｏｍｓ／ｃｍ２］Ｆｉ！度のヒ素を用いる。不
純物導入用マスクは１例えば、フォトレジスト膜を用い
る。
［ａｔ、ｏｍｓ／ｃｍ２］Ｆｉ！度のヒ素を用いる。不
純物導入用マスクは１例えば、フォトレジスト膜を用い
る。
このソース領域及びドレイン領域６を形成する工程で、
メモリセルアレイ内に情報が書込まれていないオフセッ
ト構造のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２が形成される
。
メモリセルアレイ内に情報が書込まれていないオフセッ
ト構造のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２が形成される
。
第４図に示すソース領域及びドレイン領域６を形成する
工程の後に、ＭＩ ５ＦＥＴＱ２を覆う層間絶縁膜７を
形成する。眉間絶縁膜７は１例えば。
工程の後に、ＭＩ ５ＦＥＴＱ２を覆う層間絶縁膜７を
形成する。眉間絶縁膜７は１例えば。
４５００ ［λ］程度の膜厚で形成する。
この後、眉間絶縁膜７の所定部を除去して接続孔８を形
成し、第５図に示すように、接続孔８を通して所定のソ
ース領域又はドレイン領域６と接続するソース線及びデ
ータ線９を形成する。ソース線及びデータ１／ｌＡ９は
１例えば、アルミニウム膜で形成する。
成し、第５図に示すように、接続孔８を通して所定のソ
ース領域又はドレイン領域６と接続するソース線及びデ
ータ線９を形成する。ソース線及びデータ１／ｌＡ９は
１例えば、アルミニウム膜で形成する。
第５図に示すソース線及びデータ線９を形成する工程の
後に、情報を書込むために、情報が書込まれていないＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のオフセット部を覆う不
純物導入用マスクｌｏを層間絶縁膜７上に形成する。不
純物導入用マスク１ｏは、前記第１図に符号ｌＯを符し
て一点鎖線で囲まれた領域内に形成される。不純物導入
用マスクｌＯは、例えば、フォトレジスト膜で形成する
。
後に、情報を書込むために、情報が書込まれていないＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のオフセット部を覆う不
純物導入用マスクｌｏを層間絶縁膜７上に形成する。不
純物導入用マスク１ｏは、前記第１図に符号ｌＯを符し
て一点鎖線で囲まれた領域内に形成される。不純物導入
用マスクｌＯは、例えば、フォトレジスト膜で形成する
。
そして、不純物導入用マスク１０を用い、第６図に示す
ように、所定のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のオフ
セット部となる半導体基板１の主面部に１層間絶縁１１
１７及びゲート絶縁膜４を通してｎ型の不純物６ｂを導
入する。この不純物６ｂは、例えば、ｌＸｌ０” ［
ａｔｏＩｌｓ／ｃｍ” ］程度のヒ素（又はリン）を、
１５０〜２００［ＫｅＶ］程度の低エネルギのイオン打
込みで導入する。このとき、不純物６ｂは、ゲート電極
５を通してチャネル形成領域に導入されないようになっ
ている。
ように、所定のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のオフ
セット部となる半導体基板１の主面部に１層間絶縁１１
１７及びゲート絶縁膜４を通してｎ型の不純物６ｂを導
入する。この不純物６ｂは、例えば、ｌＸｌ０” ［
ａｔｏＩｌｓ／ｃｍ” ］程度のヒ素（又はリン）を、
１５０〜２００［ＫｅＶ］程度の低エネルギのイオン打
込みで導入する。このとき、不純物６ｂは、ゲート電極
５を通してチャネル形成領域に導入されないようになっ
ている。
そして、導入された不純物６ｂを活性化させることによ
り、前記第２図に示すように、ソース領域及びドレイン
領域６を構成する半導体領域６Ｂが形成される。この半
導体領域６Ｂを形成する工程で、情報が書込まれたＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋が形成される。
り、前記第２図に示すように、ソース領域及びドレイン
領域６を構成する半導体領域６Ｂが形成される。この半
導体領域６Ｂを形成する工程で、情報が書込まれたＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋が形成される。
このように、情報が書込まれていないオフセット構造の
Ｍ Ｉ Ｓ Ｆ ｒ’： ＴＱ２を形成し、このＭｉｓ
Ｆ Ｅ Ｔ Ｑ ２のオフセット部にｎ型不純物を導入
して情報が書込まれた（オフセット構造でない）ＭＩＳ
Ｆ Ｅ Ｔ Ｑ ＋を形成して情報の書込みを行うこ
とにより、Ｍ Ｉ ５ＦＥＴＱ２のゲート電極５を通さ
ずに１層間絶縁ｍ７及びゲート絶縁膜４を通してオフセ
ット部に不純物６ｂを導入するので、不純物６ｂを低エ
ネルギで導入することがでる。したがって、低エネルギ
のイオン打込み装置を使用することができる。また、シ
ングルチャージ化の不純物を使用することができるので
、不純物導入時間を低減することができる。すなわち、
情報書込時間を短縮することができる。
Ｍ Ｉ Ｓ Ｆ ｒ’： ＴＱ２を形成し、このＭｉｓ
Ｆ Ｅ Ｔ Ｑ ２のオフセット部にｎ型不純物を導入
して情報が書込まれた（オフセット構造でない）ＭＩＳ
Ｆ Ｅ Ｔ Ｑ ＋を形成して情報の書込みを行うこ
とにより、Ｍ Ｉ ５ＦＥＴＱ２のゲート電極５を通さ
ずに１層間絶縁ｍ７及びゲート絶縁膜４を通してオフセ
ット部に不純物６ｂを導入するので、不純物６ｂを低エ
ネルギで導入することがでる。したがって、低エネルギ
のイオン打込み装置を使用することができる。また、シ
ングルチャージ化の不純物を使用することができるので
、不純物導入時間を低減することができる。すなわち、
情報書込時間を短縮することができる。
また、不純物６ｂを低エネルギで導入することにより、
オフセット部分の半導体基板１の主面のダメージを低減
できるので、結晶欠陥を低減することができる。しかも
、前記ダメージを低減できるので、ソース線及びデータ
線９を形成した後の４００〜４５０ ［”Ｃ］の熱処理
を施して、充分に結晶欠陥を回復することができる。し
たがって、ＭＩＳＦ Ｅ Ｔ Ｑ Ｉのドレイン領域６
と半導体基板ｌとのｐｎ接合面でのリーク電流を低減す
ることができるので、消費電力の低減や寄生サイリスタ
によるラッチアップの防止を図ることができる。
オフセット部分の半導体基板１の主面のダメージを低減
できるので、結晶欠陥を低減することができる。しかも
、前記ダメージを低減できるので、ソース線及びデータ
線９を形成した後の４００〜４５０ ［”Ｃ］の熱処理
を施して、充分に結晶欠陥を回復することができる。し
たがって、ＭＩＳＦ Ｅ Ｔ Ｑ Ｉのドレイン領域６
と半導体基板ｌとのｐｎ接合面でのリーク電流を低減す
ることができるので、消費電力の低減や寄生サイリスタ
によるラッチアップの防止を図ることができる。
また、情報書込工程は、製造工程の最終段側であるソー
ス線及びデータ線９を形成する工程の後に行うことがで
きるので、マスクＲＯＭの工完短縮を図ることができる
。
ス線及びデータ線９を形成する工程の後に行うことがで
きるので、マスクＲＯＭの工完短縮を図ることができる
。
前記第２図に示すＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｌを形
成する工程の後に、パッシベーション膜を形成すること
により、マスクＲＯＭは完成する。
成する工程の後に、パッシベーション膜を形成すること
により、マスクＲＯＭは完成する。
なお１本発明は、情報を書込むための不純物６ｂを、半
導体領域６Ａを形成する工程の後に導入し、ソース線及
びデータ線９を形成する工程の前にオフセット部に半導
体領域６Ｂを形成してもよい。
導体領域６Ａを形成する工程の後に導入し、ソース線及
びデータ線９を形成する工程の前にオフセット部に半導
体領域６Ｂを形成してもよい。
また、本発明は、情報を書込むための不純物６ｂを、パ
ッシベーション膜を形成した後に、このパッジベージ１
ン膜５層間絶縁膜７及びゲート絶縁膜４を通して導入し
、オフセット部に半導体領域６Ｂを形成してもよい。
ッシベーション膜を形成した後に、このパッジベージ１
ン膜５層間絶縁膜７及びゲート絶縁膜４を通して導入し
、オフセット部に半導体領域６Ｂを形成してもよい。
［実施例■］
本実施例■は２情報が書込まれていないオフセット構造
のＭ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース領域及びド
レイン領域６をゲート電極５に対して自己整合で形成し
た本発明の他の実施例である。
のＭ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース領域及びド
レイン領域６をゲート電極５に対して自己整合で形成し
た本発明の他の実施例である。
本発明の実施例■であるマスクＲＯＭの製造方法を各製
造工程毎に第７図乃至第１Ｏ図（断面図）で示す。なお
、図中、左側はメモリセルアレイ内の情報が書込まれた
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉ形成領域を示し、右側
は周辺回路（例えば、デコーダ回路）を構成するＭ Ｉ
５ＦＥＴＱ３を示している。
造工程毎に第７図乃至第１Ｏ図（断面図）で示す。なお
、図中、左側はメモリセルアレイ内の情報が書込まれた
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉ形成領域を示し、右側
は周辺回路（例えば、デコーダ回路）を構成するＭ Ｉ
５ＦＥＴＱ３を示している。
まず、前記実施例Ｉと同様に、半導体基板１の主面に、
フィールド絶縁膜２．チャネルストッパ領域３．ゲート
絶縁膜４及びゲート電極５を順次形成する。
フィールド絶縁膜２．チャネルストッパ領域３．ゲート
絶縁膜４及びゲート電極５を順次形成する。
この後、第７図に示すように、周辺回路を構成するＭ
Ｔ Ｓ Ｆ Ｅ ＴＱ３形成領域のゲート電極５の側部
の半導体基板ｌの主面部に１口型（低い不純物濃度）の
半導体領域１１を形成する。半導体領域１１は、メモリ
セルアレイ内には形成されない。
Ｔ Ｓ Ｆ Ｅ ＴＱ３形成領域のゲート電極５の側部
の半導体基板ｌの主面部に１口型（低い不純物濃度）の
半導体領域１１を形成する。半導体領域１１は、メモリ
セルアレイ内には形成されない。
この半導体領域１１は、Ｌｌ）Ｌ）部として使用され。
所謂ＬＤＤ構造のＭ Ｉ Ｓ ＦＥＴを構成するように
なっている。
なっている。
第７図に示す半導体領域１１を形成する工程の後に、ゲ
ート電極５の側部に不純物導入用マスク１２を形成する
。不純物導入用マスク１２は１例えば、０．２〜０．３
［μｍ］程度の膜厚で形成する。
ート電極５の側部に不純物導入用マスク１２を形成する
。不純物導入用マスク１２は１例えば、０．２〜０．３
［μｍ］程度の膜厚で形成する。
不純物導入用マスク１２は、例えば、ＣＶＤで形成した
酸化シリコン膜に反応性イオンエツチング等の異方性エ
ツチングを施すことで形成できる。
酸化シリコン膜に反応性イオンエツチング等の異方性エ
ツチングを施すことで形成できる。
この異方性エツチングでゲート電極５上及びソース領域
及びドレイン領域形成領域のゲート絶縁膜４が除去され
る。この除去された部分には、符号を符していないが、
熱酸化で形成された酸化シリコン膜を形成する。この酸
化シリコン膜は、汚染物（重金属）のバリアとして働く
。
及びドレイン領域形成領域のゲート絶縁膜４が除去され
る。この除去された部分には、符号を符していないが、
熱酸化で形成された酸化シリコン膜を形成する。この酸
化シリコン膜は、汚染物（重金属）のバリアとして働く
。
この後、不純物導入用マスク１２を用いて、ｎ型の不純
物を導入し、第８図に示すように、ｎ′型の半導体領域
６Ａを形成する。この半導体領域６Ａは、メモリセルア
レイ内において、情報が書込まれていないオフセット構
造のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース領域及び
ドレイン領域６を形成する。また、半導体領域６Ａ及び
半導体領域１１は、周辺回路を構成するＬＤＤ構造のＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ３の／−大領域及びドレイ
ン領域６を形成する。
物を導入し、第８図に示すように、ｎ′型の半導体領域
６Ａを形成する。この半導体領域６Ａは、メモリセルア
レイ内において、情報が書込まれていないオフセット構
造のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース領域及び
ドレイン領域６を形成する。また、半導体領域６Ａ及び
半導体領域１１は、周辺回路を構成するＬＤＤ構造のＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ３の／−大領域及びドレイ
ン領域６を形成する。
この半導体領域６Ａを形成する工程で、情報が書込まれ
ていないＭ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ ２が完成すると
ともに１周辺回路を構成するＬＤＤ構造のＭＴＳＦ Ｅ
Ｔ Ｑ ３が完成する。
ていないＭ Ｔ Ｓ Ｆ Ｅ Ｔ Ｑ ２が完成すると
ともに１周辺回路を構成するＬＤＤ構造のＭＴＳＦ Ｅ
Ｔ Ｑ ３が完成する。
このように、周辺回路のＬＤＤ構造のＭ Ｉ Ｓ ｌ？
ＥＴＱ３の不純物導入用マスク１２と同一製造工程で、
情報が書込まれていないＭＩＳＦＥＴＱ２のオフセット
構造を構成する不純物導入用マスク１２を形成すること
により、オフセット構造のためのマスク形成工程がなく
なるので、製造工程を低減することができる。しかも、
不純物導入用マスク１２は、その膜厚の制御性が良く、
ゲートなｔ＠５に対して自己整合的に形成できるので、
製造工程におけるマスク合せズレを低減することができ
る。これは１Ｍｌ５ＦＥＴＱ２の占有面積を縮小し、マ
スクＲＯＭの集積度を向上することができる。
ＥＴＱ３の不純物導入用マスク１２と同一製造工程で、
情報が書込まれていないＭＩＳＦＥＴＱ２のオフセット
構造を構成する不純物導入用マスク１２を形成すること
により、オフセット構造のためのマスク形成工程がなく
なるので、製造工程を低減することができる。しかも、
不純物導入用マスク１２は、その膜厚の制御性が良く、
ゲートなｔ＠５に対して自己整合的に形成できるので、
製造工程におけるマスク合せズレを低減することができ
る。これは１Ｍｌ５ＦＥＴＱ２の占有面積を縮小し、マ
スクＲＯＭの集積度を向上することができる。
マタ、周辺回路（７）ＬＤＤ構造＋７）ＭＩＳＦＥＴＱ
３の半導体領域６Ａと同一製造工程で、情報が書込まれ
ていないＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２の半導体領域
６Ａを形成することにより、Ｍ Ｉ Ｓ Ｆ Ｅ ’、
１” Ｑ ２の半導体領域６Ａを形成する工程がなくな
るので、製造工程を低減することができる。
３の半導体領域６Ａと同一製造工程で、情報が書込まれ
ていないＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２の半導体領域
６Ａを形成することにより、Ｍ Ｉ Ｓ Ｆ Ｅ ’、
１” Ｑ ２の半導体領域６Ａを形成する工程がなくな
るので、製造工程を低減することができる。
第８図に示す半導体領域６Ａを形成する工程の後に、第
９図に示すように、不純物導入用マスク１２を除去する
。これは、情報が書込まれていないＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ２のオフセット部に、情報を書込むための不
純物を導入するためである。不純物導入用マスク１２の
除去は、同時にソース領域及びドレイン領域６上の絶縁
膜を除去するので、符号は符さないが、この除去された
部分に新たに絶縁膜を形成する。
９図に示すように、不純物導入用マスク１２を除去する
。これは、情報が書込まれていないＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ ２のオフセット部に、情報を書込むための不
純物を導入するためである。不純物導入用マスク１２の
除去は、同時にソース領域及びドレイン領域６上の絶縁
膜を除去するので、符号は符さないが、この除去された
部分に新たに絶縁膜を形成する。
第９図に示す不純物導入用マスク１２を除去する工程の
後に、層間絶縁膜７、接続孔８、ソース線、データ線９
及び配線９Ａを形成する。
後に、層間絶縁膜７、接続孔８、ソース線、データ線９
及び配線９Ａを形成する。
そして、所定のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ２のオフ
セット部にｎ型の不純物６ｂを導入して半導体領域６Ｂ
を形成し、第１Ｏ図に示すように、情報が書込まれたオ
フセット構造でないＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉを
形成する。すなわち、情報の書込みがなされる。
セット部にｎ型の不純物６ｂを導入して半導体領域６Ｂ
を形成し、第１Ｏ図に示すように、情報が書込まれたオ
フセット構造でないＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉを
形成する。すなわち、情報の書込みがなされる。
第１Ｏ図に示す情報書込工程の後に、前記実施例■と同
様に、パッシベーション膜を形成することで１本実施例
■のマスクＲＯＭは完成する。
様に、パッシベーション膜を形成することで１本実施例
■のマスクＲＯＭは完成する。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は。
基づき具体的に説明したが１本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し得ることは勿論である
。
しない範囲において１種々変形し得ることは勿論である
。
例えば１本発明は、ｐチャネルＭ Ｔ Ｓ ＦＥＴをメ
モリセルとするマスクＲＯＭに適用することができる。
モリセルとするマスクＲＯＭに適用することができる。
以」二説明したように、本願において開示された発明の
うち１代表的なものによって得られる効果を簡単に説明
すれば、次のとおりである。
うち１代表的なものによって得られる効果を簡単に説明
すれば、次のとおりである。
マスクＲＯＭにおいて、オフセラ１〜構造のＭｌＳＦＥ
Ｔからなるメモリセルを形成し、このメモリセルのうち
、所定のメモリセルのオフセット部に不純物を導入し、
オフセット構造でないメモリセルを形成することで情報
の書込みを行うことにより、メモリセルを形成した後の
製造工程の最終段側で情報の書込みが行えるので、工完
短縮を図ることができるとともに、ＭＩＳＦＥＴのグー
１〜電極を通さずに情報を書込むための不純物をオフセ
ット部に導入するので、前記不純物を低エネルギで導入
することができる。この低エネルギでの導入は、イオン
打込み装置の小型化、不純物導入時間の短縮化、結晶欠
陥の低減化を図ることができる。
Ｔからなるメモリセルを形成し、このメモリセルのうち
、所定のメモリセルのオフセット部に不純物を導入し、
オフセット構造でないメモリセルを形成することで情報
の書込みを行うことにより、メモリセルを形成した後の
製造工程の最終段側で情報の書込みが行えるので、工完
短縮を図ることができるとともに、ＭＩＳＦＥＴのグー
１〜電極を通さずに情報を書込むための不純物をオフセ
ット部に導入するので、前記不純物を低エネルギで導入
することができる。この低エネルギでの導入は、イオン
打込み装置の小型化、不純物導入時間の短縮化、結晶欠
陥の低減化を図ることができる。
【図面の簡単な説明】
第１図は１本発明の実施例ＩであるマスクＲＯＭのメモ
リセルアレイの要部平面図、 第２図は、第１図の■−１１線で切った断面図、第３図
乃至第６図は、本発明の実施例■であるマスクＲＯＭの
各製造工程毎の断面図、第７図乃至第１０図は、本発明
の実施例■であるマスクＲＯＭの各製造工程毎の断面図
である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・チャネルストッパ領域、４・・・ゲート絶縁
膜、５・・・ゲートｆｌｔｔｉｉ、６・・・ソース領域
又はドレイン領域、６Ａ、６Ｂ・・・半導体領域、７・
・・層間絶縁膜。 ９・・・ソース線、データ線、１０．１２・・・不純物
導入用マスク、ＱＩ、Ｑ２．Ｑ３・・・ＭＩＳＦＥＴで
ある。
リセルアレイの要部平面図、 第２図は、第１図の■−１１線で切った断面図、第３図
乃至第６図は、本発明の実施例■であるマスクＲＯＭの
各製造工程毎の断面図、第７図乃至第１０図は、本発明
の実施例■であるマスクＲＯＭの各製造工程毎の断面図
である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・チャネルストッパ領域、４・・・ゲート絶縁
膜、５・・・ゲートｆｌｔｔｉｉ、６・・・ソース領域
又はドレイン領域、６Ａ、６Ｂ・・・半導体領域、７・
・・層間絶縁膜。 ９・・・ソース線、データ線、１０．１２・・・不純物
導入用マスク、ＱＩ、Ｑ２．Ｑ３・・・ＭＩＳＦＥＴで
ある。
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴでメモリセルを構成する不揮発性記憶
機能を備えた半導体集積回路装置の製造方法であって、
前記メモリセルを、ソース領域又はドレイン領域とゲー
ト電極とが離隔したオフセット部を有するオフセット構
造で形成する工程と、該オフセット構造のメモリセルの
うち、所定のメモリセルのオフセット部に、ソース領域
又はドレイン領域と同一導電型の不純物を導入し、オフ
セット構造でないメモリセルを形成する工程とを具備し
たことを特徴とする半導体集積回路装置の製造方法。 ２、前記オフセット構造のメモリセルのソース領域又は
ドレイン領域は、ゲート電極を形成した後に、ゲート電
極上を覆う不純物導入用マスクを形成し、このマスクを
用いて不純物を導入することで形成することを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置の
製造方法。 ３、前記オフセット構造のメモリセルのソース領域又は
ドレイン領域は、ゲート電極を形成した後に、ゲート電
極の側部に不純物導入用マスクを形成し、このマスクを
用いて不純物を導入することで形成することを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置の
製造方法。 ４、前記オフセット部には、メモリセルに接続するデー
タ線を形成した後に、前記不純物を導入することを特徴
とする特許請求の範囲第１項に記載の半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035107A JPS62194662A (ja) | 1986-02-21 | 1986-02-21 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035107A JPS62194662A (ja) | 1986-02-21 | 1986-02-21 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62194662A true JPS62194662A (ja) | 1987-08-27 |
Family
ID=12432704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035107A Pending JPS62194662A (ja) | 1986-02-21 | 1986-02-21 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62194662A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276757A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPH036855A (ja) * | 1989-06-05 | 1991-01-14 | Takehide Shirato | 半導体装置 |
| US5811862A (en) * | 1994-11-29 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a mask programmable memory and manufacturing method thereof |
| US6611457B2 (en) | 2001-09-18 | 2003-08-26 | Oki Electric Industry Co., Ltd. | Read-only nonvolatile memory |
| US6780710B2 (en) | 2000-11-17 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Method of manufacturing non-volatile read only memory |
-
1986
- 1986-02-21 JP JP61035107A patent/JPS62194662A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276757A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPH036855A (ja) * | 1989-06-05 | 1991-01-14 | Takehide Shirato | 半導体装置 |
| US5811862A (en) * | 1994-11-29 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a mask programmable memory and manufacturing method thereof |
| US6780710B2 (en) | 2000-11-17 | 2004-08-24 | Oki Electric Industry Co., Ltd. | Method of manufacturing non-volatile read only memory |
| US6955966B2 (en) | 2000-11-17 | 2005-10-18 | Oki Electric Industry Co., Ltd. | Method of manufacturing non-volatile read only memory |
| US6611457B2 (en) | 2001-09-18 | 2003-08-26 | Oki Electric Industry Co., Ltd. | Read-only nonvolatile memory |
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