JPS62183162A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、読出専用
の不揮発性記憶機能を有する半導体集積回路袋！（以下
、マスクＲＯＭという）に適用して有効な技術に関する
ものである。

〔従来の技術〕

横型のマスクＲ○ＭはｌＭＩＳＦＥＴでメモリセルを構
成している。メモリセルの＋ｌ　ＯＢ　、　１１１　＋
ｌの情報は、情報書込工程でＭＩＳＦＥＴのしきい値電
圧を変化させることで行われる。

この種のマスクＲＯＭにおいて、情報書込工程は、特開
昭５６−１３０９６３号公報に記載されるように、次の
製造工程により行っている。

まず、第１のしきい＋ａ雷電圧有するＭＩＳＦＥＴ（メ
モリセル）を形成する。この後、ＭＩＳＦＥＴを覆う層
間絶縁膜を形成し、Ｍ　Ｉ　Ｓ　ＦＥＴに接続するデー
タ線及びソース線（アルミニウム膜）を形成する。この
後、情報が書込まれるＭＩＳＦＥＴのチャネル形成領域
上が開口されたフォトレジストマスクを形成する。そし
て、このフォトレジストマスクを用い、前記層間絶縁膜
を除去してゲート電極を露出した後、露出されたゲート
電極を通してチャネル形成領域に不純物（ボロン又はリ
ン）を導入する。層間絶縁膜の除去は、イオン打込みを
低エネルギで行うためである。この不純物の導入で、第
１のしきい値電圧と異なる第２のしきい値電圧を有する
Ｍ　Ｉ　Ｓ　ＦＥＴが形成され、情報の書込みが行われ
る。この後、パッシベーション膜を形成することで、マ
スクＲＯＭの製造工程が完了する。

このマスクＲＯＭは、最終段側の製造工程であるデータ
線及びソース線を形成した後に、情報の書込みが行える
ので、製造工程の完了までに要する時間を短縮できる（
以下、１宛短縮という）特徴がある。

〔発明が解決しようとする問題点〕

本発明者は、かかる技術における検討の結果、次のよう
な問題点が生じることを見出した。

情報の書込みを行う不純物の導入は、層間絶縁膜を除去
してゲート電極を露出した状態で行われる。このため、
Ｎａ＋等の重金属の汚染物がゲート絶縁膜中、ゲート絶
縁膜と半導体基板との界面に捕獲され、ＭＩＳＦＥＴ（
メモリセル）のしきい値電圧が変動するので、電気的信
頼性が低下する。

また、層間絶縁膜を除去したことによる急峻な段差が形
成されるので、データ線及びソース線のカバレッジが低
下する。

さらに、前記不純物の導入は、ゲート電極を通過させる
ために、２００〜３００［ＫｅＶ］程度の高エネルギで
導入される。このため、チャネル形成領域、ソース領域
及びドレイン領域のｐｎ接合部分に結晶欠陥を生じる。

ｐｎ接合部分の結晶欠陥は。

前記フォトレジスト膜の開口部がマスク合せズレを考慮
してチャネル形成領域よりも大きな寸法で構成されてい
るために生じる。ｐｎ接合部分の結晶欠陥は、ｐ　ｎ接
合に沿って広い面積の範囲で生じる。これらの結晶欠陥
は、アルミニウム膜からなるデータ線が溶けないように
、４５０［’Ｃ］程度の低い温度の熱処理しか施すこと
ができないので。

充分に回復させることができない。このため、前記ソー
ス領域又はドレイン領域のｐｎ接合面でリーク電流が増
大する。このリーク電流は、消費電力の増大や寄生サイ
リスタによるラッチアップを生じる。

本発明の目的は、マスクＲＯＭにおいて、１完短縮を図
るとともに、汚染物で生じるメモリセルのしきい値電圧
の変動を低減し、電気的信頼性を向上することが可能な
技術を提供することにある。

また１本発明の他の目的は、マスクＲＯＭにおいて、結
晶欠陥によるリーク電流を低減し、消費電力の低減又は
ラッチアップの防止を図ることが可能な技術を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、マスクＲＯＭにおいて、低い不純物濃度のソ
ース領域及びドレイン領域でＭ　Ｉ　Ｓ　［７ＥＴ（メ
モリセル）を形成し、このＭ　Ｉ　Ｓ　ＦＥＴ上に層間
絶縁膜を介在させてデータ線を形成した後に。

所定のＭＩＳＦＥＴのソース領域又はドレイン領域の一
部に層間＃ａ縁膜を通して不純物を導入し。

ソース領域又はドレイン領域を実質的に断線することで
情報の書込みを行う。

〔作用〕

上記した手段によれば、データ線を形成した後に情報の
一計込みが行えるので、１完短縮を図ることができる。

しかも、Ｍ　Ｉ　Ｓ　ＦＥ　Ｔのゲート電極を通さない
ので、前記不純物を低エネルギで導入することができ、
層間絶縁膜の除去工程をなくしてゲート電極が露出する
ことを防止できる。すなわち、汚染物の侵入を防止し、
ＭＩＳＦＥＴ（メモリセル）のしきい値電圧の変動を低
減できるので、マスク■（０Ｍの電気的信頼性を向上す
ることができる。

また、ソース領域又はドレイン領域を低い不純物濃度で
形成することにより、実質的に断線させる不純物の導入
量を低減し、結晶欠陥によるり−ク電流を低減できるの
で、消費電力の低減及びラッチアップの防止を図ること
ができる。

〔実施例〕

以下、本発明の構成について１本発明をｎチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔをメモリセルとする横型マスクＲＯ
Ｍに適用した一実施例とともに説明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

本発明の一実施例である横型マスクＲＯＭのメモリセル
アレイを第１図（要部平面図）で示し、第１図の１１−
　ＩＩ線で切った断面及び周辺回路を構成するＭＩＳＦ
ＥＴの断面を第２図で示す。第１図は、本実施例の構成
をわかり易くするために、各導電層間に設けられるフィ
ールド絶縁膜以外の絶縁膜は図示しない。

第１図において、１は乍結晶シリコンからなろＰ−型の
半導体基板（又はウェル領域）である。２はフィールド
絶縁膜、３はｐ型のチャネルストッパ領域であり、これ
らは半導体Ｍ不問を電気的に分難するように構成されて
いる。

メモリセルを構成するＭ　Ｉ　Ｓ　ＦＥＴＱｍ及び周辺
回路（例えば、デコーダ回路）を構成するＭＩＳＦ　Ｅ
　Ｔ　Ｑ　ｎは、フィールド絶縁膜２で囲まれた領域の
半導体基板１の主面に夫々設けられている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｍは、第１図及び第２図
の左側に示すように、半導体基板１、ゲート絶縁膜４、
グー１−電極５、ｎ型（低い不純物濃度）のソース領域
及びドレイン領域６Ａで構成されている。

情報が書込まれていないＭＩＳＦＥＴＱｍは、ワード線
が選択レベルのときに導通し、”Ｏ”（又は′″１″）
情報を有するように、そのしきい値電圧が設定さＪして
いる。

情報がδ込まれたＭＩ　ＳＦＥＴＱｍは、ソース領域又
はドレイン領域６Ａの一部にｉ型（Ｐ型。

ｎ型のいずれの導電型でもない真性状態）の半導体領域
１３が設けられており、実質的に断線されている。換言
すれば、極めて抵抗の高いｉ型の領域１３が後述するデ
ータ線Ｄ　Ｌとソース線ＳＬとの間に挿入されている。

これによって、データ線Ｄ　Ｌは、情報が書込まれたメ
モリセルＱｍが選択されても、データ線ＤＬのプリチャ
ージ電位（例えば３［Ｖ］）を保持する。ｉ型の゛ヒ導
体領域１３の抵抗が高いのでデータ線ＤＬにはソース線
ＳＬの電位（例えばＯ［Ｖ］　）は現れにくく、読出期
間内において実質的にプリチャージ電位から変化しない
。すなわち、このＭＩ　ＳＦＥＴＱｍは、”　ｉ　”　
＜又は’Ｏ”）情報を有するように構成されている。ソ
ース領域及びドレイン領域６Ａの断線は、後述するが、
第１図に符号１４を符して一点鎖線で囲まれた領域内に
不純物（ボロン）を導入することで行われる。なお、ｉ
型の半導体領域１３と半導体基板１との間のリーク電流
は、読出期間（ワード線選択時間）が短く、またその値
もあまり人きくないので問題はない。

また、半導体領域１３は、不純物を多く導入して、ｐ型
で構成することができる。ｐ型の半導体領域１３は、ソ
ース領域又はトレイン領域６Ａとの接合耐圧の確保、不
純物の導入で生じろ結晶欠陥によるリーク電流が許容さ
れる範囲内の不純物濃度で構成する。このｐ型の゛−導
体領域１３の表面には、ｉ型に比べて反転層が形成しに
（いので、ソース領域又はドレイン領域６Ａを確実に断
線することができる。

前記ゲート電極５は、多結晶シリコン膜の」二部に高融
点金属シリサイド（ＭｏＳｉ２．Ｔｉ５ｊ２．Ｔ、］Ｓ
　１２１　Ｗ　Ｓ　１２　）膜が設けられた複合（ポリ
サイド）膜で構成されている。また、前記ゲート電極５
は、例えば、単層の多結晶シリコン膜、高融点金属シリ
サイド膜又は高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜又
はそれらの複合膜で構成してもよい。

ゲート電極５は、列方向に配置された他のＭＩＳＦＥＴ
Ｑｍのゲートな極５と一体に構成されており、ワード線
（ＷＬ）５Ａを構成している。

本実施例のメモリセルを構成するＭ　Ｉ　Ｓ　ＦＥＴＱ
ｍのソース領域又はドレイン領域６Ａは、隣接する他の
３つのＭＩ　ＳＦＥＴＱｍのソース領域又はトレイン領
域６Ａと一体に構成されている。

Ｍ　Ｉ　５ＦＥＴＱｎは、第２図の右側に示すように、
半導体基板１、ゲート絶Ｂ膜４．ゲート電極５、ｎ型（
低い不純物濃度）の半導体領域６Ｂとｎ１型（高い不純
物濃度）のソース領域及びドレイン領域８で構成されて
いる。半導体領域６Ｂは、チャネル形成領域とソース領
域又はドレイン領域８と間に設けられており、　　ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ　ＤｏｐｅｄＤｒａｊｎ）部として
使用され、所ＷＬＤＤ構造のＭＩＳＦＥＴＱｎを構成す
るようになっている。ソース領域及びドレイン領域８は
、ＬＤＤ構造を形成するためにグー１−電極５の側部に
設けられた絶縁膜からなる不純物導入用マスク（サイド
ウオールスペーサ）７で構成されるようになっている。

９はＭＩ　ＳＦＥＴＱｍ及びＱｎを覆う層間絶縁膜、１
０は接続孔、１１はｎ＋型（高い不純物濃度）の半導体
領域、１２は配線である。層間絶縁膜９は、例えば、Ｃ
ＶＤで形成した酸化シリコン膜と。

その上部にＣＶＤで形成したＰＳＧ膜とで構成する。半
導体領域１１は、配線１２との接続部分のソース領域又
はドレイン領域６Ａ又は８の主面部に設けられており、
接続抵抗値の低減や所謂アルミスパイクを防止するよう
に構成されている。メモリセルアレイ内を延在する配線
１２は、ソース線（ＳＬ）又はデータＡ！Ｘ（ＤＬ）を
構成するようになっており、接続孔１０を通して所定の
ソース領域又はドレイン領域６Δと電気的に接続されて
いる。

メモリセルアレイ以外の配線１２は、基準電圧、電源電
圧又は信号用配線を構成するようになっている。配線１
２は、例えば、アルミニウム膜、所定の不純物が添加さ
れたアルミニウム膜等の比抵抗値が小さい導電層で構成
されている。

このように構成されるマスクＲＯＭは、図示していない
が、パッシベーション膜で覆われ、樹脂封圧されている
。

次に、本実施例の製造方法を簡単に説明する。

本発明の一実施例であるマスクＲＯＭの製造方法を各′
１１造工程毎に第３図乃至第６図（断面図）で示す。

まず、半導体素子形成領域間の半導体基板１の主面に、
フィールド絶縁膜２及びｐ型のチャネルストッパ領域３
を形成する。

この後、フィールド絶縁膜２で囲まれた領域の半導体基
板１の主面に、ゲート絶縁膜４を形成す゛　る。ゲート
絶縁膜４は、例えば、熱酸化技術で形成した酸化シリコ
ン膜で形成する。

そして、第３図に示すように、ゲート絶縁膜４の所定上
にゲート電極５及び図示していないがワード線（ＷＬ）
５Ａを形成する。ゲート電極５及びワード線５Ａは１例
えば、多結晶シリコン膜の上に高融点金属シリサイド膜
を積層したポリサイド膜で形成する。

第３図に示すゲート電極５及びワードｎ５Ａを形成する
工程の後に、第４図に示すように、ＭＩＳＦＥＴＱｍ形
成領域（メモリセルアレイ内）において、ゲート電極５
の側部の半導体基板１の主面部に、ｎ型のソース領域及
びドレイン領域６Ａを形成する。このソース領域及びド
レイン領域６Ａは、ＭｉＳＦＥＴＱｎ形成領域（周辺回
路）にお１１て、ゲート電極５の側部の半導体基板１の
主面部に形成されるｎ型の半導体領域（ＬＤＤ部）６Ｂ
と同一製造工程で形成される。

ソース領域、ドレイン領域６Ａ及び半導体領域６Ｂは、
ｌＸｌ０’　”　〜２Ｘ１０”　’　　［ａｔｏｍｓ／
ａ＋＋”　１程度の低い不純物濃度のリンを、イオン打
込み技術で導入することで形成する。すなわち、ソース
領域及びドレイン領域６Ａは、情報の読出動作ができる
４０［ＫΩコ程度以上の直列抵抗で構成する。

これ以下では、読出動作が行われない。

このように１周辺回路にＬＤＤ構造のＭＩＳＦＥＴを形
成するマスクＲＯＭにおいては、ＭＩＳＦ　Ｅ　Ｔ　Ｑ
　ｎのＬ　Ｄ　Ｄ部（半導体領域６Ｂ）を形成する工程
と同一製造工程でメモリセルを構成するＭＩＳＦＥＴＱ
ｍのソース領域及びドレイン領域６Ａを形成することが
できる。このソース領域及びドレイン領域６Ａを形成す
る工程で、所定のしきい値電圧を有する′０′″（又は
”１”）情報のＭＩＳＦＥＴＱｍを複数形成することが
できる。なお、ソース領域及びドレイン領域６Ａと半導
体領域６Ｂとは、夫々の最適化を図るために、別の工程
で形成してもよい。

第４図に示すソース領域、ドレイン領域６Ａ及び半導体
領域６Ｂを形成する工程の後に、ゲート電＃＠５の側部
に不純物導入用マスク７つまりＬＤＤ形成のためのサイ
ドウオールスペーサ（側壁）を形成する。不純物導入用
マスク７は１例えば、ＣＶＤで形成した酸化シリコン膜
に反応性イオンエツチング等の異方性エツチングを施す
ことで形成する。

この後、符号は付けないが、前記異方性エツチングでソ
ースｆｉＨ，ドレイン領域６Ａ及び半導体領域６Ｂ上の
グー１−絶祐１摸４が除去されるので。

この除去された部分に新たに絶縁膜を形成する。

この絶縁膜は、イオン打込みによる不純物の導入に際し
て、ＭＩＳＦＥＴＱｒｎ及びＱ　ｎのしきい値電圧を変
動させる汚染物のバリアとして働く。

そして、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ形成領域（周
辺回路）においてのみ、ｎ型の不純物を導入し、第５図
に示すように、ｎ’型のソース領域及びドレイン領域８
を形成する。ソース領域及びドレイン領域８は。

主として、不純物導入用マスク７を用い、１〜２×１０
”　　［ａｔｏｍｓ／ｃｍ２］程度の高い不純物濃度の
ヒ素をイオン打込みで導入することで形成する。このソ
ース領域及びドレイン領域８を形成する工程でＭＩＳＦ
ＥＴＱｎが形成される。

第５図に示すＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎを形成す
る工程の後に、第６図に示すように、層間絶縁膜９．接
続孔１０、ｎ′型の半導体領域１１及び配線１２を順次
形成する。

第６図に示す配線１２を形成する工程の後に、前記第２
図に示すように、″１″（又はｒａＯ”）情報を書込む
ために、不純物導入用のマスクを形成する。

このマスクは、前記第１図に一点鎖線で示すように、メ
モリセルアレイ内において情報を書込むＭＩ　ＳＦＥＴ
Ｑｍのソース領域又はドレイン領域６Ａの一部分が露出
する開口部１４を有している。

マスクは、例えば、フォトレジスト膜で形成する。

この後、前記マスクを用い、ソース領域又はドレイン領
域６Ａの一部に、層間絶縁膜９を通して。

ｐ型の不純物（ボロン）をイオン打込みによって導入す
る。これによって、前記第２図に示すように。

ソース領域及びドレイン領域６Ａの一部を実質的に断線
するｉ型の半導体領域１３を形成することができ、情報
が書込まれたＭＩ　ＳＦＥＴＱｍが完成する。

半導体領域１３（ｉＨｔ、例えば、２Ｘｌｏ１３〜１０
ＸＩＯ１３［ａｔｏｍｓ／ｃｍ”　］程度又はそれ以上
のボロンをイオン打込みにより導入することで形成でき
る。イオン打込みによれば、その電流値を知ることによ
って打込んだ不純物量を正確に把握できるので、ソース
領域又はドレイン領域６Ａの一部を正確にｉ型（又はｐ
型）とすることができる。さらに、打込みエネルギ及び
イオン種による基板への不純物の到達率及びアニールに
よるイオン活性化率などを考慮すればよい。前記不純物
は、配線（例えば、アルミニウム膜）１２を形成した後
に導入されるので、４５０［’Ｃ］程度の熱処理しか施
せない。したがって、不純物の活性化率がソース領域及
びドレイン領域６Ａを形成する不純物よりも低いので、
前記不純物は多量に導入される。しかしながら、ソース
領域及びドレイン領域６Ａを低い不純物濃度で形成して
いるので、半導体領域７とソース領域又はドレイン領域
６Ａとのｐｎ接合耐圧を劣化させる又はリーク電流が問
題になるような結晶欠陥を生じない程度に、低い不純物
濃度で不純物が導入できる。前記不純物は、ゲート電極
５を通してチャネル形成領域に達しない程度の低エネル
ギ、例えば、　１５０−２００　［ＫｅＶ］程度のエネ
ルギで導入することができる。したがって、シングルチ
ャージ化された不純物を導入し、生産性を高めることが
可能となる。

このように、低い不純物濃度のソース領域又はドレイン
領域６ＡでＭＩ　ＳＦＥＴＱｍを形成し。

層間絶縁′ｐｌＡ９を介在して配線（ＤＬ及び５Ｌ）１
２を形成した後に、ＭＩＳＦＥＴＱｍのソース領域及び
ドレイン領域６Ａの一部に不純物を導入して、ソース領
域及びドレイン領域６Ａを実質的に断線させたＭＩＳＦ
ＥＴＱｍを形成することにより。

製造工程の最終段である配線１２を形成する工程の後に
情報の書込みが行えるので、１宛短縮を図ることができ
る。

また、不純物をソース領域及びドレイン領域６Ａに導入
することより、ゲートな極５を通さずに、層間絶縁膜９
を通すだけなので、不純物を低エネルギで導入すること
ができる。したがって１層間絶縁！１１９を除去してゲ
ートＷｉ［ｌＩ５を露出する必要がなくなるので、汚染
物でＭ　Ｉ　ＳＦＥＴＱｍのしきい値電圧が変動するこ
とを低減し、マスクＲＯＭの電気的信頼性を向上するこ
とができる。また、層間絶縁膜９を除去しないので、そ
の除去による段差がなくなり、配線１２のカバレッジを
向上することができる。

また、低エネルギ及び低い不純物１度で不純物を導入す
ることにより、特にソース領域及びドレイン領域６Ａの
ｐｎ接合部分に発生する結晶欠陥を低減することができ
るので、リーク電極を低減して消費電力を低減し、或は
ラッチアップの発生を防止することができる。しかも、
結晶欠陥は、ソース領域又はドレイン領域６Ａと半導体
領域１３（ｉ）との接合部分の極めて挾い範囲に生じた
もののみがリーク電流に寄醪するので、この点からもリ
ーク電流を低減することができる。

また、低エネルギ及び低い不純物濃度で不純物を導入す
ることにより、結晶欠陥が生じたとしてもその度合が軽
いので、　／１５０　［’Ｃ］程度の低い温度の熱処理
を施すことで結晶欠陥を充分に回復することができる。

また、ゲート電極５をポリサイド膜等の不純物を通過し
にくい導電層で構成することにより、不純物の透過率差
を大きくすることができるので。

ソース領域及びドレイン領域６Ａに導入する不純物のエ
ネルギの制御を容易にすることができる。

また、ドレイン領域６Ａの一部に半導体領域１３（ｉ）
を形成した場合において、半導体領域１３（ｉ）は、Ｍ
ＩＳＦＥＴを電極１２に引加された電圧から切離すため
、結晶欠陥による接合リーク電流によるホットキャリア
がゲート電極５の電界の作用によってゲート絶縁膜４中
に捕獲されることを低減し、従来セルで見られたＭＩＳ
ＦＥＴＱｒｎのしきい値電圧の変動と接合リーク電流の
増加を低減することができるので、マスクＲＯＭの電気
的信頼性を向上することができる。

なお、第２図に示すＭＩＳＦＥＴＱｍを形成する工程の
後に、図示していないが、パッシベーション膜が形成さ
れる。

これら一連の製造工程により、本実施例のマスクＲＯＭ
は完成する。

以上１本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて１種々変形し得ることは勿論である。

例えば１本発明は、眉間絶縁膜９を形成する前であって
１ＭＩ　ＳＦＥＴＱｍを形成した後に半導体領域１３（
ｉ）を形成する不純物を導入してもよい。

また１本発明は、半導体領域１３（ｉ）を形成する不純
物をソース領域及びドレイン領域６Ａに夫夫導入しても
よい。

また、本発明は、ｐチャネルＭＩＳＦＥＴをメモリセル
とする横型マスクＲＯＭに適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

マスクＲＯＭにおいて、低い不純物濃度のソース領域及
びドレイン領域でＭＩＳＦＥＴ　（メモリセル）を形成
し、層間絶縁膜を介在してデータ線を形成した後に、Ｍ
　Ｉ　Ｓ　ＦＥＴのソース領域又はドレイン領域の一部
に不純物を導入して、ソース領域又はドレイン領域を実
質的に断線させたＭＩＳ　ＦＥＴを形成することにより
、製造工程の最終段であるデータ線を形成する工程の後
に情報の書込みが行えるので、１宛短縮を図ることがで
きる。

しかも、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極を通さないの
で、低エネルギ及び低い不純物濃度で不純物を導入する
ことができ、層間絶縁膜の除去工程をなくしてゲート電
極が露出することを防止できる。すなわち、Ｍ　Ｉ　Ｓ
　ＦＥＴのしきい値電圧の変動を低減できるので、マス
クＲＯＭの電気的信頼性を向上できる。

【図面の簡単な説明】

第１図は１本発明の一実施例であるマスクＲＯＭの要部
平面図、 第２図は、第１図の■−■線における断面図、第３図乃
至第６図は、本発明の一実施例であるマスクＲＯＭを製
造工程毎に示す要部断面図である。 図中、Ｑｍ、Ｑｎ−Ｍ　Ｉ　ＳＦＥ　Ｔ、■・・・″−
Ｌ導体基板、４・・・ゲート絶縁膜、５・・・ゲート７
Ｉｉ極、６Ａ。 ８・・・ソース領域又はドレイン領域、６Ｂ・・半導体
領域（ＬＤＤ部）、９・・・層間絶縁膜、１２・・配線
（ソース線又はデータ線）、１３・・・半導体領域、１
４・・・開口部である。

Claims (1)

1. 【特許請求の範囲】 １、ＭＩＳＦＥＴでメモリセルを構成する不揮発性記憶
   機能を備えた半導体集積回路装置の製造方法であって、
   前記メモリセルを、それ以外のＭＩＳＦＥＴに比べて低
   い不純物濃度のソース領域及びドレイン領域を有するＭ
   ＩＳＦＥＴで形成する工程と、該メモリセル上に、層間
   絶縁膜を介在させてデータ線を形成する工程と、前記メ
   モリセルのうち、所定のメモリセルのソース領域又はド
   レイン領域に、前記層間絶縁膜を通して反対導電型の不
   純物を導入し、ソース領域又はドレイン領域の一部を実
   質的に断線する工程とを具備したことを特徴とする半導
   体集積回路装置の製造方法。 ２、前記メモリセルのソース領域又はドレイン領域の一
   部を断線する工程は、メモリセルに情報の書込みを行う
   工程であることを特徴とする特許請求の範囲第１項に記
   載の半導体集積回路装置の製造方法。 ３、前記メモリセル以外のＭＩＳＦＥＴはＬＤＤ構造で
   形成されており、前記メモリセルのソース領域又はドレ
   イン領域は、メモリセル以外のＭＩＳＦＥＴのＬＤＤ部
   と同一製造工程で形成されることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置の製造方法。 ４、前記メモリセルは、横型マスクＲＯＭを構成するこ
   とを特徴とする特許請求の範囲第１項乃至第３項に記載
   のそれぞれの半導体集積回路装置の製造方法。