JPS62166453A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はビデオ表示システムに関し、さらに詳細には、
ビット・ブロック転送能力を備えたビデオ表示システム
に関するものである。

Ｂ、従来技術 ビット・マツプ表示装置は、表示画面をドツトから成る
不連続な矩形のメツシュまたはマトリックスとして扱う
。これらのドツトは、画素と呼ばれ、各画素は表示装置
のメモリ・アレイ内の１つまたは複数のビットで表わさ
れる。ビット・マツプ表示装置にとって非常に有用な機
能は、画素の矩形ブロックをビット・マツプ内のある場
所がら別の場所に移動し、転送元矩形と転送先矩形を論
理的に結合する能力である。これらの論理機能には、Ａ
ＮＤ、ＯＲ１排他的ＯＲ１置換等がある。

この機能はハードウェアからのいがなる支援もなしに実
行できるが、コード・スペース及び実行時間の点で費用
が高くつく。

ビット・アドレス可能性とは、メモリ内の任意の特定の
画素位置にある一連の画素データの読取りまたは書込み
を開始する能力である。ビット・マツプのメモリの従来
のレイアウト及び制御のせいで、この能力は一連の水平
画素だけに限定されていたが、ソフトウェアから負荷を
幾らか取り除くのに役立っていた。

画像処理メモリの一例は、米国特許第４０９０１７４号
に開示されている。

Ｃ０発明が解決しようとする問題点 従来技術では、メモリ内のデータのブロックを融通性の
ある態様で迅速に転送することは困難であった。

Ｄ０問題点を解決するための手段 本発明に従って、ビット・アドレス可能な２進データを
複数の次元方向で記憶するための記憶手段を備えたメモ
リ回路が提供される。少くとも２つの次元方向で記憶手
段内の２進データのグループにアクセスし、データをグ
ループ内に保持しながら別の次元位置に移動するための
アクセス手段も設けられる。

さらに、本発明に従って、ビット・アドレス可能な２進
データを、直交する複数の次元方向に記憶するための記
憶手段と、少なくとも１つの方向でデータを昇順または
降順にアドレスして記憶手段内のデータにアクセスする
ためのアクセス手段を備えたメモリ回路が提供される。

好ましい実施例では、メモリは、マイクロプロセッサと
、アドレスを自動的に減分または増分する特別な回路を
用いてデータをアクセスすることによりビット・ブロッ
ク転送を実行するための特別な回路構成とを備えた、ビ
ット・アドレス可能な多次元アレイ・メモリである。こ
の回路構成はさらに、アクセス方向を水平次元方向から
垂直次元方向に切り換え、さらに転送中に読取り動作と
書込み動作の間で方向を切り替える特別なラッチを含ん
でいる。１つのアクセス・サイクル中に可変数のビット
にアクセスできる他の回路構成が提供され、メモリ内の
データについて論理演算を実行する能力も提供される。

＝３＝ Ｅ、実施例 本発明によれば、表示装置メモリ・マツプ内でビット・
ブロック転送を実行するためのシステムが提供される。

本発明は、効率的な実行速度と極めてコンパクトなコー
ド・スペースを特徴とする多数のビット・ブロック転送
機能をもたらすための、プロセッサ及び回路構成ならび
にマイクロコードを含んでいる。

マイクロコード化されたプロセッサは、ラスタ演算エン
ジンと呼ばれる。ラスタとは、画面上の画素またはドツ
ト等の不連続要素から成る矩形である。ラスタ演算エン
ジンは、ラスタに関する演算を実行するプロセッサであ
る。この場合、ラスタは画素から成る矩形部分である。

この独自の回路構成を使うと、ビット・ブロック転送コ
ードの内部ループ及び外部ループを作成して一組の機能
をもたらすことができるが、この同じコードが別のセッ
トアツプ・コードによって適正に使用可能にされると、
非常に異なる機能をもたらす。これらのハードウェア機
能の種々の組合せを用いることにより、多数の非常に有
用な機能が実行される。内部ループは、第２Ｂ図のステ
ップ４２．４４．４６．４８．５０及び５２として定義
される。外部ループは第２Ｂ図のステップ４０．５４．
５６．５８及び６０として定義される。

これらのハードウェア機能は、垂直方向ならびに水平方
向におけるビット・アドレス可能性を含んでいる（ビッ
ト・アドレス可能な多次元アクセス・メモリ即ちＢＡＭ
ＤＡメモリを示す１９８５年２月１３日出願の米国特許
第７０１３２８号参照）。このメモリは、任意のビット
境界上で１６ビツトの読取りと１６ビツトまでの書込み
が可能であり、書込みの方向は水平と垂直のどちらにも
できる。これにより、ビット・アドレス可能性を持たな
いビット・マツプ表示装置でふつう見られる初期エツジ
状態がなくなる。ビット・アドレス可能性がないと、転
送元アドレスおよび転送先アドレスは、バイト境界また
はワード境界に関して同じアラインメントを有すること
ができない。初期エツジ状態では、転送先アドレスへの
最初の書込みを形成するため、転送元データへの読取り
アクセス２回とシフト動作及びマスキングが必要となる
ことがある。ビット・アドレス可能性があると、コード
・スペースが一層小さくなり、ビット・ブロック転送機
能を実行するのに必要な実行時間が短縮される。

転送元データと転送先データの結合を可能にするための
論理機能生成機構も含まれている。これは、転送元デー
タに対するアクセスの方向または転送先データに対する
アクセスの方向とは無関係に等しく働く。

さらに、ビット・ブロック転送コードの内部にループ・
カウントの内容に基いて書込みマスクを形成するマスク
生成ハードウェアが含まれている。

初期エツジの問題は、ビット・アドレス可能性により解
決された。ビット・マツプの読取り及び書込みは、内部
ループ・カウントが１６を下回るまで、１６ビツトのス
ライスを使って継続される。

内部ループの終りで部分書込みを実行するには、従来は
ルーチンが外部コードに分岐しなければならなかった。

この外部コードで、部分書込み用の適正なマスクが計算
され、作成されていた。本発明では、書込みマスクが常
にこの回路構成によってビット・ブロック転送コードの
内部ループ・カウントから自動的に生成されるので、そ
れは必要でなく、コード・スペースおよび実行時間が節
約される。

転送元アドレス及び転送先アドレスを変更するトグル増
減回路が含まれている。このトグル増分／減分回路を使
うと、複数の機能を含むループが作成できる。実行時に
は、トグル増減回路を使用可能にして反対の機能を実行
するようにできる。

使用可能になった場合、増分命令は減分として実行され
、逆もまた同様である。これにより、コーグは別のセッ
トアツプ・ルーチンを使うだけで、１つのループに異な
る機能を実行させることができる。その結果、コード・
スペースが大幅に節約される。

ビット・マツプ・アクセスを省略時の値（水平＝７一 方向）から垂直方向に切り替える垂直設定回路構成が設
けられている。これを使うと、同じループに異なる機能
を実行させるセットアツプ・ルーチンを作成する際に融
通性が得られる。

使用可能にされると、アクセスの方向を水平から垂直に
、または垂直から水平に切り替える、９０度トグル回路
構成が設けられている。この回路を使うと、９０度トグ
ル機能が使用可能になっているかどうかに応じて、同じ
ループに異なる機能を実行させることができる。

以下の説明では、８つの異なるビット・ブロック転送機
能が同じ内部および外部コード・ループによってどのよ
うに実行されるかを示す。このことは、上記の特別なハ
ードウェア回路構成を種々に組合わせて呼び出すマイク
ロコード化されたそれぞれのセットアツプ・ルーチンか
ら生じる。

本発明は、画素から成る矩形の、転送元位置から転送先
位置への移動に関するものである。この実施例では、多
数のビット・ブロック転送機能を実行するためにハード
ウェア回路の独自の組合わせを用いる。この表示システ
ムでの画面の起点は左上隅にあることに留意すべきであ
る。Ｘアドレスは右に向って正の方向に増加し、Ｙアド
レスは画面の下方に向って正の方向に増加する。

第１図は、ラスク演算エンジンおよびそのビット・マツ
プ・メモリのブロック・ダイヤグラムである。プロセッ
サ２０は、ハードウェアの種々の構成要素を制御するこ
とができる水平にマイクロコード化された命令を取り出
す。このプロセッサは、レジスタ・アレイ１、Ｘレジス
タ９．Ｙレジスタ８、第１及び第２のトグル増減フラッ
グ３と４、トグル９０度フラッグ５、垂直／水平フラッ
グ６、マスク生成ハードウェア７、および論理機能生成
機構１９の各機能に作用し、かつ制御する。

フラッグ３乃至６は制御ラッチ２２に含まれている。プ
ロセッサは、線２１上でこれらの機能を全て制御する。

プロセッサは、線２１、制御フラッグ３．４．５．６及
び線１５を介して演算論理機構（ＡＬＵ）２を制御する
。ビット・アドレス可能な多次元アクセス（ＢＡＭＤＡ
）メモ＋Ｊ　１０　Ｌｉ、、ビット・マツプ用のメモリ
を備え、そこに原始データおよび宛先データが常駐する
。Ｘレジスタ９及びＹレジスタ８は、線１６及び１７を
介してメモリ１０にアドレスを供給する。これらのアド
レスは、レジスタ・アレイ１から線１２及びＡＬＵ２を
経てくる。これらのアドレスは、線１１を介してレジス
タ・アレイ１に戻すことができ、またレジスタ９または
Ｙレジスタ８のどちらか一方に送ることもできる。メモ
リ１０に対するアクセスの方向（水平または垂直）は、
線１５を介してトグル９０度フラッグ５及び垂直／水平
フラッグ６の組合わせによって制御される。データをメ
モリ１０に書込むときは、トグル９０度フラッグ５およ
び垂直／水平フラッグ６が線１５を介してアクセスの方
向を指定する。書込みマスクを生成する場合は、レジス
タ・アレイ１内の内部ループ・カウントが、線１２を介
して、後で考察する組合わせ論理であるマスク生成機構
７に送られる。マスク生成機構は、線１３上にメモリ１
０のための書込み制御論理信号を生じる。転送元データ
は、線１８を介して論理機能生成機構１９（後で考察す
る組合わせ論理）によって転送先データと結合される。

レジスタ・アレイ１内の外部ループ変数は、線１２を介
してＡＬＵｌに送られ、トグル増減フラッグ３および４
によって増分または減分される。

これらの制御フラッグは、線１５を介してＡＬＵ２に送
られる。

マスク生成機構７は、明細書末尾の表■に示すように実
行される組合わせ論理のネットワークを含んでいる。こ
の表は、レジスタ・アレイ１がら内部ループ・カウント
の１０ビツトがこの組合わせ論理によってどのようにし
て書込みマスクに変換されるかを示す。メモリ１ｏがら
常に同数のビットが読取られるが、時にはもっと少ない
ビットをメモリにロードしたい場合がある。好ましい実
施例では、書込みマスクを使って、０ないし１６の任意
の数のビットが選択的に書込みできる。表Ｉで、「マス
ク生成機構の出力」と表示された２番目の欄は、最初の
欄の内部ループ・カウントに一１１＝ 対する結果として生じる書込みマスクを示す。書込みマ
スクの２進数１は、対応するビットが更新されることを
示す。２進数Ｏは、メモリ１０の対応するビットが更新
されないことを示す。垂直方向及び水平方向でのメモリ
１０のビット・アドレス可能性とは、書込みマスクの最
左端のビットが、Ｙレジスタ８内の１０ビツトのＹアド
レスとＸレジスタ９内の１０ビツトのＸアドレスによっ
て指示されるビットに作用することを意味する。書込ま
れるべき一連のビットのうちの他のビットは、正の方向
にある。アクセス方向が水平の場合は、それらは書込み
マスクの最左端のビットに対して正の方向に（右に向っ
て）書込まれる。アクセス方向が垂直の場合は、それら
は書込みマスクの最左端のビットに対して正の方向に（
下方に）書込まれる。マスク生成機構７は、レジスタ・
アレイ１内の内部ループ・カウントから書込みマスクを
作成する。内部ループ・カウントの初期値は、書込まれ
るべき画素の数から１を差し引いたものである。このこ
とについては、後で第２Ａ図及び第２Ｂ図のフローチャ
ートの詳細な説明と共にさらに詳しく説明する。マスク
生成機構７が書込まれるべき画素の数から１を差し引い
たものを用いる理由は、マイクロコードの条件付き分岐
論理のためである。読取られた画素の数の減算と同時に
、内部ループがいつ完了したかを検出することが望まし
い。好都合な唯一の条件は、内部ループ・カウントがＯ
より小さい（負）のときである。実施上の制約により条
件付き分岐は機能が強化されなかったので、画素数では
なく、画素数から１を差し引いたものから書込みマスク
を生成する方が効率よくなる。

第１図の論理機能生成機構１９は、メモリ１０へのデー
タ入力に関する論理演算を実行するものであり、テキサ
ス・インスツルメント（ＴｅｘａｓＩｎｓｔｒｕｍｅｎ
ｔｓ）社の部品番号７４１８１または同様の機能を有す
るその他の市販製品である。

第２Ａ図及び第２Ｂ図は、内部ルーチンおよび外部ルー
チンに供給される８つの異なるセットアツプ゛・コード
（ルーチン）３０．３１．３２．３３．３４．３５．３
６．３７を示すフローチャートである。内部ループは、
命令４２．４４．４６．４８．５０及び５２から成る。

外部ループは、命令４０．５４．５６．５８及び６０か
ら成る。第２Ｂ図の内部ループ及び外部ループへの経路
は、指定された５つの操作のうちの１つから始まる。

操作が第３図ないし第６図に示すようなコピー機能であ
る場合、４つの場合のうちのどれがこのコピー操作に適
用されるかをマイクロコードが検出する。第２Ａ図及び
第２Ｂ図に示されている様に、４つの場合に応じて線６
２．６４．６６．６８のいずれかに分岐して、対応する
セットアツプ・コード３０．３１．３２．３３を選択す
る。それ以外の４つのコピー機能は、直接指定される。

即ち、線７０．７２．７４．７６を介して、対応するセ
ットアツプ・コード３４．３５．３６．３７への分岐が
行われる。同じ内部ループ３０．３１．３２．３３．３
４．３５．３６及び３７に入力される８つのマイクロコ
ード機能は、第１図の２つのトグル増減フラッグ３と４
、トグル９０度フラッグ５及び垂直／水平フラッグ６の
種々の組合わせを用いる。これらの制御フラッグの組合
わせを使うと、１つの内部及び外部マイクロコード・ル
ープが８つの異なる機能を実行することができる。

第３図に示すように、転送先矩形が物理的に転送元矩形
の上にある状態で、転送元矩形と転送先矩形がオーバラ
ップできる省略時の場合について、フローチャートを詳
細に考察することにする。

第３図ないし第１０図は、これらのハードウェア機能が
どのようにして組合わされて表示装置１００上で本発明
の８つのビット・ブロック転送機能を形成するかを示し
たものである。図中の→は内部ループ方向を示し、−ｍ
−は外部ループ方向を示す。第３図ないし第６図は、ビ
ット・ブロック転送機能がマージまたはコピーであり、
転送元矩形及び転送先矩形がオーバラップできる場合を
示す。この種のマージ操作またはコピー操作は、データ
転送中にデータを回転させない。転送先データが書込ま
れるのと同じ方向（水平または垂直）で転送元データが
読取られる。

第３図は、転送先矩形８１が物理的に転送元矩形８０の
上にある場合を示したものである。これは、省略時の場
合であり、他の７つの場合は全てその変形であると考え
ることができる。転送元矩形と転送先矩形の間の水平変
位の量は考慮する必要がない。ビット・マツプのアクセ
スは、転送元矩形と転送先矩形のどちらに対しても水平
であり、外部ループは転送元アドレスと宛先アドレスの
どちらのＹアドレスをも増分する。内部ループは転送元
データを読み取り、内部ループが尽きるまで、転送先を
水平モードで左から右に書込む。矩形の次の部分を走査
するため、外部ループは転送元アドレスと転送先アドレ
スの両方についてＹアドレスを増分する。内部ループ・
カウントは、第１図のレジスタ・アレイ１から補充され
、再び矩形の別の部分が左から右に走査される。

第３図に示す例を使って、第２Ａ図及び第２Ｂ図のフロ
ーチャートを説明する。これは、転送先矩形８１が転送
元矩形８０の上にある場合である。

これは、第２Ｂ図の３０に対応する。このセットアップ
・コードは、どの制御フラッグもセットしない。２つの
トグル増減フラッグ３と４のどちらも、またトグル９０
度フラッグ５も垂直／水平フラッグ６もセットしない。

外部ループ・ステップ４０では、内部ループ・カウント
のコピーを保持するレジスタから内部ループ・カウント
がロードされる。どちらのレジスタも、第１図のレジス
タ・アレイ１中にある。第３図の場合、内部ループ・カ
ウントは、水平方向の画素数から１を差し引いたもの、
言い換えれば、矩形の幅から１を差し引いたものである
。

ステップ４２で、内部ループが開始される。このステッ
プで転送元矩形のデータが読取られる。

垂直／水平フラッグ６が、セットアツプ・コード３０に
よって省略時の（水平）方向から変更されていないので
、転送元データは水平方向でアクセスされる６９０度ト
グル・フラッグ５がセットされていないので、ステップ
４４では何のアクションも起きない。トグル９０度フラ
ッグがセットされている場合、メモリ・アクセスの方向
は水平から垂直に、またはその逆に変更されたはずであ
る。

ステップ４２で読取られたデータが、ステップ４６でメ
モリ１０に書込まれる。ステップ４４では、メモリ・ア
クセスの方向は変更されず、またセットアツプ・コード
３０からのアクセスの最初の方向は水平であったので、
データは水平方向でメモリ１０に書込まれる。セットア
ツプ・コードがトグル９０度フラッグ５を使用可能に（
セット）しなかったので、ステップ４８では何の効果も
ない。

ステップ５０では、１つのメモリ・サイクル中に読取ら
れた画素の数だけ内部ループ・カウントが減分される。

ステップ５２で、内部ループ・カウントが尽きたかどう
かテストする。第３図の矩形の幅を完成するための画素
がもっとある場合は、ステップ４２に戻るように分岐が
行なわれ、内部ループ処理が継続される。内部ループ・
カウントが尽きた場合、ステップ５４に制御権が渡され
、そこで外部ループ・カウントが１だけ減分される。

最後の書込みが部分書込み（１６ビツトより少ない）の
場合は、適切な書込みマスクが適切にマスク生成される
。これは、レジスタ・アレイ１内の内部ループ・カウン
トが常に線１２上をマスク生成機構７に送られるためで
ある。内部ループ・カウントが１５以上の場合、書込ま
れるビットの数は１６であるが、内部ループ・カウント
が１５未満の場合は、書込まれるビットの数は内部ルー
プ・カウントに１を加えたものである。

内部ループ・カウントが尽きると、制御権はステップ５
４に移る。このステップで、外部ループ・カウントが１
だけ減分される。外部ループ・カウントは、内部ループ
によって走査された矩形の辺に直角な辺を形成する画素
の数である。第３図では、これは垂直辺９ｏ、言い換え
れば、矩形の高さである。ステップ５６で外部ループ・
カウントが尽きたかどうがテストする。そうである場合
は、ビット・ブロック転送は終了する。そうでない場合
、まだ実行すべきことがあり、制御権はステップ５８に
渡される。ステップ５８は、省略時の場合に転送元矩形
の外部ループ・アドレスを増分するようにコード化され
ている。トグル増減フラング３がセットアツプ・コード
によってセットされていた場合、これは転送元矩形の外
部ループ・アドレスの減分として実行される。第３図で
は、セットアツプ・コード３０はどのトグル増減フラッ
グもセットしておらず、ステップ５８は増分として実行
される。ステップ６０の目的はステップ５８と同様であ
るが、ステップ６０は転送先の外部ループ・アドレスに
作用する。ステップ６ｏでは。

第１図のトグル増減フラッグ４がセットアツプ・コード
によってセットされていない限り、転送先の外部ループ
・アドレスが増分される。セットアツプ・コードが第４
図のトグル増減フラッグ４をセット（使用可能に）して
いた場合、この命令は転送先の外部ループ・アドレスを
減分することになる。セットアツプ・コード３０がトグ
ル増減フラッグ４をセットしていなかったので、ステッ
プ６０で転送先の外部ループ・アドレスが増分される。

制御権がステップ４０に分岐し、そこで既に尽きた内部
ループ・カウントが回復され、内部ループは上述の継続
をする。

第３図を要約すると、内部ループは転送元矩形を水平方
向にアクセスし、転送元矩形のＸアドレスを増分する。

内部ループは転送先矩形を水平方向にアクセスし、転送
先矩形のＸアドレスを増分する。外部ループは転送元矩
形のＹアドレスを増分し、転送先矩形のＹアドレスを増
分する。

第４図は、転送先矩形８３が物理的に転送元矩形８２の
下にある場合を示したものである。第３図と同様に、転
送元矩形と転送先矩形の間の水平変位は考慮する必要が
ない。第４図は、転送元アクセス及び転送先アクセスは
依然として水平であるが転送元及び転送先のＹアドレス
に対する外部ループの更新のために第１図のトグル増減
機能３及び４が呼び出された場合を示している。これは
、内部ループでは矩形を左から右に走査し、外部ループ
では下から上に走査する効果をもつ。第３図及び第４図
で垂直変位がＯでない限り、転送元データを妨害または
破壊することなく転送先データが書込まれる。制御フラ
ッグ３と４をセットするセットアツプ・コードは、第２
Ｂ図のブロック３１である。ステップ５８及び６０は、
第１図のトグル増減フラッグ３と４が第２Ｂ図のセット
アツプ・コード３１中で使用可能になるため、減分とし
て実行される。

第４図を要約すると、内部ループは転送元矩形を水平方
向にアクセスし、Ｘアドレスを増分する。

内部ループは転送先矩形を水平方向にアクセスし、Ｘア
ドレスを増分する。外部ループは転送元矩形のＹアドレ
スを減分し、転送先矩形のＹアドレスを減分する。

第５図は、転送元矩形８４と転送先矩形８５の間の垂直
変位がＯであるが、転送先矩形が物理的に転送元矩形の
左側にある場合を示す。水平変位は任意の数の画素とな
ることができるので、内部ループで垂直に転送元データ
を読取り、転送先データを書込むのが確実な方法である
。これは、セットアツプ・コード３２が、第１図の垂直
／水平フラッグ６を垂直モードにセットするとき実行さ
れる。９０度トグル・フラッグ５はセットアツプ・コー
ドによってセット（使用可能に）されていないので、ス
テップ４４は効果がない。従って、転送元データの書込
みは垂直モードで行なわれ、ステップ４８もアクセスの
方向に影響を及ぼさない。

第１図の増減フラッグ３と４は、セットアツプ・コード
３２によってセット（使用可能に）されていない。ステ
ップ５８及び６０は、転送元及び転送先の外部ループ・
アドレスに対する更新のために増分として実行される。

矩形は内部ループで上から下に走査され、次に外部ルー
プで左から右に走査される。制御フラッグ６をセットす
るセットアツプ・コードは、第２Ｂ図のブロック３２で
ある。

第５図を要約すると、内部ループは転送元矩形を垂直方
向にアクセスし、Ｙアドレスを増分する。

内部ループは転送先矩形を垂直方向にアクセスし、Ｙア
ドレスを増分する。外部ループは転送元矩形のＸアドレ
スを増分し、転送先矩形のＸアドレスを増分する。

第６図は、転送元矩形８６と転送先矩形８７の間の垂直
変位はＯであるが転送先矩形が物理的に転送元矩形の右
側にある場合を示したものである。

第５図と同様にアクセスは垂直方向なので、垂直／水平
フラッグ６は垂直モードにセットされ、外部ループの転
送元及び転送先アドレスは減分される。これは第１図の
トグル増減フラッグ３と４を介してトグル増減機能を呼
び出すことによって行われる。従って、ステップ５８お
よび６０は、転送元及び転送先の外部ループ・アドレス
の減分として実行される。次に、矩形は内部ループで上
から下に走査され、外部ループで右から左に走査される
。この場合で並行マージまたはコピー・ビット・ブロッ
ク転送は終了する。フラッグ３．４および６をセットす
るセットアツプ・コードは、第２Ｂ図のブロック３３で
ある・ 第６図を要約すると、内部ループは転送元矩形を垂直方
向にアクセスし、Ｙアドレスを増分する。

内部ループは転送先矩形を垂直方向にアクセスし、Ｙア
ドレスを増分する。外部ループは転送元矩形のＸアドレ
スを減分し、転送先矩形のＸアドレスを減分する。

第７図ないし第１０図はその他のビット・ブロック転送
機能を示したものである。これらの場合、転送元矩形８
８と転送先矩形８９はオーバラップしてはならない。＋
９０度回転は、データが時計回りの方向に９０度回転さ
れることを意味する。

＝９０度回転は、データが反時計回りの方向に９０度回
転されることを意味する。

第７図は、転送先矩形８９を転送元矩形８８に対して＋
９０度回転させる場合を示したものである。セットアツ
プ・ルーチン３４は、転送元データの読取りと転送先デ
ータの書込みの間でアクセスの方向を変更するため、第
１図のトグル９０度フラッグ５をセットする。セットア
ツプ・コード３４はメモリ・アクセスの省略時の方向、
すなわち、水平方向を保持するが、トグル９０度フラッ
グ５はセットしない。ステップ４２で転送元データが水
平方向に読取られる。トグル９０度フラッグ５がセット
されているので、次にステップ４４でアクセスの方向が
９０度変更される。従って、ブロック４６で転送先デー
タが垂直に書込まれる。

ステップ４８で方向が再度９０度変更されて、水平方向
になる。転送先Ｘアドレスは第１図のトグル増減フラッ
グ４を用いて減分される。ステップ５８は、転送元外部
ループ・アドレスの省略時の増分として実行されるが、
ステップ６ｏは転送先外部ループ・アドレスの減分とし
て実行される。

従って、転送元矩形は内部ループによって水平に走査さ
れ、外部ループによって上から下に走査される。転送先
矩形は内部ループで垂直に走査され、外部にループで右
から左に走査される。その結果、データが＋９０度回転
させられる。

第７図を要約すると、内部ループは転送元矩形を水平方
向にアクセスし、Ｘアドレスを増分する。

内部ループは転送先矩形を垂直方向にアクセスし、Ｙア
ドレスを増分する。外部ループは転送元矩形のＹアドレ
スを増分し、転送先矩形のＸアドレスを減分する。

第８図は、転送先矩形９３を転送元矩形９２に対して一
９０度回転させる場合を示したものである。セットアツ
プ・ルーチン３５は、第１図の垂直／水平フラッグ６を
垂直にセットし、第１図のトグル９０度フラッグ５をセ
ットして、転送元データの読取りと転送先データの書込
みの間でアクセスの方向を変更する。垂直／水平フラッ
グ６をセットすると、アクセスの方向はセットアツプ・
コード内で垂直にセットされる。従って、ステップ４２
で転送元データが垂直方向に読取られる。

トグル９０度フラッグ５がセットされているので、ステ
ップ４４でアクセスの方向が水平方向に変更される。ス
テップ４６で転送先データが水平方向に書込まれる。ト
グル９０度のフラッグ５が依然としてセットされている
ので、ステップ４８でアクセスの方向が変更されて垂直
に戻る。転送先Ｙアドレスは、第１図のトグル増減フラ
ッグ４を用いて減分される。ステップ５８で転送元外部
ループ・アドレスが増分（省略時の場合）され、ステッ
プ６０でトグル増分／減分フラッグ４のため転送先外部
ループ・アドレスが減分される。従って、転送元矩形は
内部ループによって垂直に走査され、外部ループによっ
て左から右に走査される。転送先組形は内部ループによ
って水平に走査され、外部ループによって下から上に走
査される。その結果、データは一９０度回転される。

第８図を要約すると、内部ループは転送元矩形を水平方
向にアクセスし、Ｙアドレスを増分する。

内部ループは転送先矩形を水平方向にアクセスし、Ｘア
ドレスを増分する。外部ループは転送元矩形のＸアドレ
スを増分し、転送先矩形のＹアドレスを減分する。

第９図は、データをどのようにコピーすると、１８０度
Ｘ軸対称にすることができるかを示したものである。転
送先矩形９５は、Ｘ軸の回りで反転されて、転送先矩形
のデータとマージされた、または転送先矩形ヘコピーさ
れた転送元矩形９４の像である。転送元矩形と転送先矩
形のどちらに対するアクセスも水平である。セットアツ
プ・コードは、転送先Ｙアドレスがステップ６０で減分
されるように、第１図のトグル増減フラッグ４をセット
する。転送元矩形は内部ループで水平に走査され、外部
ループで上から下に走査される。転送先矩形は内部ルー
プで水平に走査され、外部ループで下から上に走査され
る。トグル増減フラッグ４をセットするセットアツプ・
コードは、第２図のブロック３６である。

第９図を要約すると、内部ループは転送元矩形を水平方
向にアクセスし、Ｘアドレスを増分する。

内部ループは転送先矩形を水平方向にアクセスし、Ｘア
ドレスを増分する。外部ループは転送元矩形のＹアドレ
スを増分し、転送先矩形のＹアドレスを減分する。

第１０図は、１８０度Ｙ軸対称マージまたはコピー・ビ
ット・ブロック転送がどのようにして実行できるかを示
す。第１図の垂直／水平フラッグ６が垂直モードにセッ
トされている。第１図のトグル増減フラッグ４が宛先Ｘ
アドレスのために呼び出される。転送元矩形９６は内部
ループで上から下に走査され、外部ループで左から右に
走査される。転送先矩形９７は内部ループで上から下に
走査され、外部ループで右から左に走査される。

この結果、転送元データはＹ軸の回りに１８０度反転さ
れ、転送先データとマージされるか、または転送先デー
タにコピーされる。フラッグ６および４をセットするセ
ットアツプ・コードは、第２図のブロック３７である。

第１０図を要約すると、内部ループは転送元矩形を垂直
方向にアクセスし、Ｙアドレスを増分する。内部ループ
は転送先矩形を垂直方向にアクセスし、Ｙアドレスを増
分する。外部ループは転送元矩形のＸアドレスを増分し
、転送先矩形のＸアドレスを減分する。

表■は転送元矩形及び転送先矩形に対するアクセスの方
向及び外部ループ上での増分及び減分機能の使用との組
合わせを要約した表である。上述の特別なハードウェア
機能を用いると、ビット・ブロック転送タスクは最低８
つの特別な場合に分類できる。このためコード・スペー
スが節約されるだけでなく、実行時間も節約される。上
述の８つの場合全てについて同じ内部ループと外部ルー
プを用いることにより、コード・スペースがさらに節約
される。内部および外部ループの全コード・カウントは
２３命令であった。第３図ないし第６図の場合のセット
アツプ命令は、合計２９個であった。＋９０度回転（第
７図）及び−９０度回転（第８図）のためのセットアツ
プは、それぞれ命令４個を要した。１８０度Ｘ軸対称（
第９図）および１８０度Ｙ軸対称（第１０図）のための
セットアツプは、命令２個を要した。この結果、全コー
ド・カウントは６４　（１０進数）命令になる。

水平マイクロコードと特別なアーキテクチャのハードウ
ェア機能が平行になっているため、ビット・ブロック転
送操作に完全に適合した強力なタスク演算エンジンが提
供される。

Ｆ０発明の効果 本発明によれば、メモリ内のデータを融通性のある態様
で迅速に転送することができる。又、制御のためのマイ
クロコードも少なくてすむ。

表■ 表■

【図面の簡単な説明】

第１図はマイクロコード化されたプロセッサを含むメモ
リ制御システムのブロック・ダイヤグラム、第２Ａ図お
よび第２Ｂ図は明細書に記載された機能を実行するため
プロセッサが実行するステップのフローチャート、第３
図は転送先矩形が物理的に転送元矩形の上にある場合の
ビット・ブロック転送の説明図、第４図は転送先矩形が
物理的に転送元矩形の下にある場合のビット・ブロック
転送の説明図、第５図は転送先矩形が物理的に転送元矩
形の左側にある場合のビット・ブロック転送の説明図、
第６図は転送先矩形が物理的に転送元矩形の右側にある
場合のビット・ブロック転送の説明図、第７図は＋９０
度ビット・ブロック転送の説明図、第８図は一９０度ブ
ロック転送の説明図、第９図は１８０度Ｘ軸対称ビット
・ブロック転送の説明図、さらに第１０図は１８０度Ｙ
軸対称ビット・ブロック転送の説明図である。 ■・・・・レジスタ・アレイ、２・・・・演算論理機構
、３・・・・第１のトグル増減フラッグ、４・・・・第
２のトグル増減フラッグ、５・・・・トグル９０度フラ
ッグ、６・・・・垂直／水平フラッグ、７・・・・マス
ク生成機構、８・・・・Ｙレジスタ、９・・・・Ｘレジ
スタ、１０・・・・ＢＡＭＤＡメモリ、１９・・・・論
理機能生成機構、２０・・・・プロセッサ。

Claims (3)

【特許請求の範囲】
1. （１）複数の次元方向に配列されたビット・アドレス可
   能な２進データを記憶するための記憶手段と、前記複数
   の次元方向のうちの少なくとも２つの方向で、前記記憶
   手段内のデータのグループにアクセスし、前記データを
   グループ内に保持しながら別の次元位置に移動するため
   のアクセス手段とを有するメモリ回路。
2. （２）前記アクセス手段が少なくとも１つの次元方向に
   おいて昇順又は降順にデータをアドレスする手段を有す
   る特許請求の範囲第（１）項記載のメモリ回路。
3. （３）前記アクセス手段が前記記憶手段内のデータを第
   １の次元方向において読取り且つ該データを第２の次元
   方向において前記記憶手段に書込む手段を有する特許請
   求の範囲第（１）項記載のメモリ回路。