JPS62166511A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS62166511A JPS62166511A JP965986A JP965986A JPS62166511A JP S62166511 A JPS62166511 A JP S62166511A JP 965986 A JP965986 A JP 965986A JP 965986 A JP965986 A JP 965986A JP S62166511 A JPS62166511 A JP S62166511A
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- epitaxially grown
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 13
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ん＃莱上の利用分・計
本発明８１、叫込みゲート構造の半導体素子の製造方法
に関する。
に関する。
Ｂ１発明の概要
本発明は、Ｐ型シリコン層に高＃要不縄物の埋込み層全
形成する半導体素子において。
形成する半導体素子において。
高ａ度不純゛物の拡散の後のエピタキシャル成長層の形
成に、低温によるシラン又はジクロルシランをソースと
する第１のエピタキシャル成長に続けて、高温にＬる四
塩化けい素をソースとする第２のエピタキシャル成長を
行うことにより、短時間でオートドーピングが少なくか
つ績晶注の良いエピタキシャル成長層を形成できるよう
にし友ものである。
成に、低温によるシラン又はジクロルシランをソースと
する第１のエピタキシャル成長に続けて、高温にＬる四
塩化けい素をソースとする第２のエピタキシャル成長を
行うことにより、短時間でオートドーピングが少なくか
つ績晶注の良いエピタキシャル成長層を形成できるよう
にし友ものである。
ａ従来の技術
ゲートターンオフ（ＧＴＯ）サイリスター’Ｐ８Ｉサイ
リスタ等の自己消弧型のｔ力用半導体素子では、ゲート
・カソード間の耐電圧を高めるために、埋込みゲート構
造が採用さｎることが多い。この埋込みゲートは、一般
にシリコン基板にボロン＋Ｂｌ ’ｉゲートパターンで
選択拡散し、洸い″′ｃ４板上に四塩化けい素（ＳｔＣ
／、 ）ｆソースとしたエピタキシャル成長を行うこと
により形成さｎる。
リスタ等の自己消弧型のｔ力用半導体素子では、ゲート
・カソード間の耐電圧を高めるために、埋込みゲート構
造が採用さｎることが多い。この埋込みゲートは、一般
にシリコン基板にボロン＋Ｂｌ ’ｉゲートパターンで
選択拡散し、洸い″′ｃ４板上に四塩化けい素（ＳｔＣ
／、 ）ｆソースとしたエピタキシャル成長を行うこと
により形成さｎる。
Ｄ１発明が解決しょうとする問題点
埋込みゲート構造？持つ半導体素子において、′磁力用
などしゃ断電流ａ能の向上を図るものでは。
などしゃ断電流ａ能の向上を図るものでは。
叩込みゲートＩ−の抵抗を下げる工う拡散時の不純１勿
Ｊ度を高くする。しかしながら、ボロン等のＰ型不純勿
の１度全高めると、次工程のエピタキシャル成長の壇煤
でシリコン基板に拡散さｎたＰ型不純物が気相中に飛び
出し、エピタキシャル成長層に取込まｎるという、いわ
ゆるオートドーピングが著しくなる。
Ｊ度を高くする。しかしながら、ボロン等のＰ型不純勿
の１度全高めると、次工程のエピタキシャル成長の壇煤
でシリコン基板に拡散さｎたＰ型不純物が気相中に飛び
出し、エピタキシャル成長層に取込まｎるという、いわ
ゆるオートドーピングが著しくなる。
この工うな開−から、従来の製法では抵抗の低い埋込ケ
ートと抵抗の高いエピタキシャルペース領域を形成する
の全困難にする。
ートと抵抗の高いエピタキシャルペース領域を形成する
の全困難にする。
なお、オートドーピング全抑制する）ｔめに、従来から
、エピタキシャル成長層のソースとしてシラン（ＳＬＨ
４４）やジクロルシラン（ＳＬＨ，ＣＩ、 ）才用いる
ことに工り成長温度を低くする方法が刊らｎているが、
四塩化けい素の場合に較べて成長速読が遅くま几和晶性
が怒く、生産性を低下させる。
、エピタキシャル成長層のソースとしてシラン（ＳＬＨ
４４）やジクロルシラン（ＳＬＨ，ＣＩ、 ）才用いる
ことに工り成長温度を低くする方法が刊らｎているが、
四塩化けい素の場合に較べて成長速読が遅くま几和晶性
が怒く、生産性を低下させる。
例えば、ジクロルシランの場合、良質な結晶性を維持す
るためには、気相中に導くソースガス、、ｉｔ’に少な
くし、成長速度全０．５μ／狙ｎ以下にする心安があり
、長時間の工程になる。特に、厚いエピタキシャル成長
層全形成するときに問題となる。
るためには、気相中に導くソースガス、、ｉｔ’に少な
くし、成長速度全０．５μ／狙ｎ以下にする心安があり
、長時間の工程になる。特に、厚いエピタキシャル成長
層全形成するときに問題となる。
Ｅ６問題点七解決するための手段と作用本発明は上記問
題点に志みてなさｎ友もので、Ｐ型シリコン層に高濃度
不純物を埋込みパターンにｗ、敢して拡散層？形成し、
この表面に低温間でシラン又はジクロルシラン全ソース
とした第１のエピタキシャル成長層を形成し、続は工高
温度で四１化けい素をソースとした第２のエピタキシャ
ル成長層全形成することに工９、拡散層が高濃度不純物
にあっても第１のエピタキシャル成伎に工りオートドー
ピングを抑制し、第２のエピタキシャル成長にエリ成長
速度ヲ高めかつ結晶性の良いエピタキシャル成長層を得
る。
題点に志みてなさｎ友もので、Ｐ型シリコン層に高濃度
不純物を埋込みパターンにｗ、敢して拡散層？形成し、
この表面に低温間でシラン又はジクロルシラン全ソース
とした第１のエピタキシャル成長層を形成し、続は工高
温度で四１化けい素をソースとした第２のエピタキシャ
ル成長層全形成することに工９、拡散層が高濃度不純物
にあっても第１のエピタキシャル成伎に工りオートドー
ピングを抑制し、第２のエピタキシャル成長にエリ成長
速度ヲ高めかつ結晶性の良いエピタキシャル成長層を得
る。
Ｆ、実施例
第１図は本発明の−Ｔ施優になる埋込みゲート１裔の形
成工程図である。前工唱までに工ってＮ型シリコン基板
の両面にＰ層が形成さｎる。このうち、一方のＰ層に埋
込みゲート層を形成するのに、埋込みゲートハターンに
従ってボロンの選択ｇ敗が行なわｎｌ Ｐ型ｐＦ１講度
不純・物層のダロン拡政ノー−が形成さｎる。０のとき
の不純物濃度は例えば表面濃度で２×１０− にさｎる
。
成工程図である。前工唱までに工ってＮ型シリコン基板
の両面にＰ層が形成さｎる。このうち、一方のＰ層に埋
込みゲート層を形成するのに、埋込みゲートハターンに
従ってボロンの選択ｇ敗が行なわｎｌ Ｐ型ｐＦ１講度
不純・物層のダロン拡政ノー−が形成さｎる。０のとき
の不純物濃度は例えば表面濃度で２×１０− にさｎる
。
仄に、エピタキシャル成長工種で、・ユ、ジクロルシラ
ン全開い基板温度の昇温を低温度（例えば１０００〜１
１００℃）で第１のエピタキシャル成長層Ｐ＋−を比較
的薄く形成する。このとき、例えば成長速度は０３μ／
Ｌｎｉｎの低速度にし、温度１０５０℃で４分間のエピ
タキシャル成長を施す。この成長終了後、水素雰囲気中
で益度勿高温（ｆｌｌえば１１５０〜１２５０゛（ｊま
で昇温させ、四塩化けい素を用いて第２のエピタキシャ
ル成長層ｐ２− ｆ所期の厚さまで形成する。このと
き、例えば成長速度は０．９ μ／＋ｎｉｎ の高速
度にし、温度１２００℃で８２分間のエピタキシャル成
長を施す。この成長終了後、降温して仄の工程に入る。
ン全開い基板温度の昇温を低温度（例えば１０００〜１
１００℃）で第１のエピタキシャル成長層Ｐ＋−を比較
的薄く形成する。このとき、例えば成長速度は０３μ／
Ｌｎｉｎの低速度にし、温度１０５０℃で４分間のエピ
タキシャル成長を施す。この成長終了後、水素雰囲気中
で益度勿高温（ｆｌｌえば１１５０〜１２５０゛（ｊま
で昇温させ、四塩化けい素を用いて第２のエピタキシャ
ル成長層ｐ２− ｆ所期の厚さまで形成する。このと
き、例えば成長速度は０．９ μ／＋ｎｉｎ の高速
度にし、温度１２００℃で８２分間のエピタキシャル成
長を施す。この成長終了後、降温して仄の工程に入る。
このように、エピタキシャル成長に、ジクロルシランを
用い之第１の低温度のエピタキシャル成長と、四塩化け
い素を用いｔ第２の高温度のエピタキシャル成長を連続
して行うことで埋込みゲー’ｈ’ｄを形成することに工
り、第１のエピタキシャル成長工程によってオートドー
ピング全抑制し、第２のエピタキシャル成長工程によっ
て良質な結晶住金厚い層の形成にも短時間で得る工うに
する。
用い之第１の低温度のエピタキシャル成長と、四塩化け
い素を用いｔ第２の高温度のエピタキシャル成長を連続
して行うことで埋込みゲー’ｈ’ｄを形成することに工
り、第１のエピタキシャル成長工程によってオートドー
ピング全抑制し、第２のエピタキシャル成長工程によっ
て良質な結晶住金厚い層の形成にも短時間で得る工うに
する。
本実施例による素子と、従来方法との比較のため、従来
方法のものとしてエピタキシャル層を四塩化けい素のみ
で３０μ成長（成長温度１２００℃。
方法のものとしてエピタキシャル層を四塩化けい素のみ
で３０μ成長（成長温度１２００℃。
成長速度０．８μ／＋ｎＬｎ）させ友サンプルと、ジク
ロルシランのみで３０μ成長（成長温度１０５０℃。
ロルシランのみで３０μ成長（成長温度１０５０℃。
成長速度０．８μ／ｍ１ｎ）させたサンプル全作成した
。
。
この両サンプルと上述の実施例に示す条件のサンプルと
の３欅類のサンプルについて、深さ方向のａ度分布を測
定し之結果全第２図に示す。この遺度分布からも明らか
なように、実施例でのジクロルシランと日頃化けい素の
２段エピタキシャル成長させたものは、そのオートドー
ピングが従来のジクロルシランのみの成長の４会と殆ん
ど同じであり、ま九四塩化けい素のみによる成長の場合
工すも極めて少ないオートドーピングになる。−万、成
長時間は実施例での２段エピタキシャル成長の場合には
４０分以下であるのに対して、ジクロルシランのみの場
合には１００分以上費する。
の３欅類のサンプルについて、深さ方向のａ度分布を測
定し之結果全第２図に示す。この遺度分布からも明らか
なように、実施例でのジクロルシランと日頃化けい素の
２段エピタキシャル成長させたものは、そのオートドー
ピングが従来のジクロルシランのみの成長の４会と殆ん
ど同じであり、ま九四塩化けい素のみによる成長の場合
工すも極めて少ないオートドーピングになる。−万、成
長時間は実施例での２段エピタキシャル成長の場合には
４０分以下であるのに対して、ジクロルシランのみの場
合には１００分以上費する。
このように２本実施例では短時間でオートドーピングの
少ない結晶性の良いエピタキシャル成長層全形成するこ
とができる。
少ない結晶性の良いエピタキシャル成長層全形成するこ
とができる。
なお、冥ｍ例に分いて、第１のエピタキシャル成長層の
形成にはシランを１更用して同等の作用効果を得ること
ができる。
形成にはシランを１更用して同等の作用効果を得ること
ができる。
Ｇ０発明の効果
以上のとおり、本発明にエルば、１冑ｃ４度埋込み層の
形成のためのエピタキシャル成長工程を低温１脱による
シラン又はジクロルシラン？ソースとする４１の工程と
、々；ＭＬ度による四１姦イヒけい素をノースとする第
２の工程と全連続して行うこととしたため、・話譲」拡
散ｊ（至）全低温下形成の第１のエピタキシャル成長Ｊ
・ｚで所うことｌこエリオートドーピング？抑制し、こ
の第１のエピタキシャル成長鳩ｔ−薄くして第２のエピ
タキシャル成長層を厚くすることで短時間で結晶性の良
いエピタキシャル成長層？得ることができ、こｎは生産
性金高めることができる。
形成のためのエピタキシャル成長工程を低温１脱による
シラン又はジクロルシラン？ソースとする４１の工程と
、々；ＭＬ度による四１姦イヒけい素をノースとする第
２の工程と全連続して行うこととしたため、・話譲」拡
散ｊ（至）全低温下形成の第１のエピタキシャル成長Ｊ
・ｚで所うことｌこエリオートドーピング？抑制し、こ
の第１のエピタキシャル成長鳩ｔ−薄くして第２のエピ
タキシャル成長層を厚くすることで短時間で結晶性の良
いエピタキシャル成長層？得ることができ、こｎは生産
性金高めることができる。
第１図は本発明の一実施例金示す埋込みゲート層の製造
工程図、第２図は実施例による素子と従来方法による素
子の実験結果としての深さ方向のｒＩｋ度分布金示す特
性図である。 Ｐ”°ｇ ＃！１４ 、Ｐ ＋−・・・第１のエピタキ
シャル成長層、Ｐ、−・・・ｇ２のエピタキシャル成長
層。 第１図 大力色うテ１の製２背り王手！図 第２図 寅７乞例ヒオｆ」ぐ□深吏方りシ駄今テアＦテで；ｌｙ
前
工程図、第２図は実施例による素子と従来方法による素
子の実験結果としての深さ方向のｒＩｋ度分布金示す特
性図である。 Ｐ”°ｇ ＃！１４ 、Ｐ ＋−・・・第１のエピタキ
シャル成長層、Ｐ、−・・・ｇ２のエピタキシャル成長
層。 第１図 大力色うテ１の製２背り王手！図 第２図 寅７乞例ヒオｆ」ぐ□深吏方りシ駄今テアＦテで；ｌｙ
前
Claims (1)
- ｐ型シリコン層に高濃度不純物の埋込み層を形成する半
導体素子において、高濃度不純物を埋込みパターンに拡
散して拡散層を形成し、この表面に低温度でシラン又は
ジクロルシランをソースとした第１のエピタキシャル成
長層を形成し、続けて高温度で四塩化けい素をソースと
した第２のエピタキシャル成長層を形成することを特徴
とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP965986A JPS62166511A (ja) | 1986-01-20 | 1986-01-20 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP965986A JPS62166511A (ja) | 1986-01-20 | 1986-01-20 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62166511A true JPS62166511A (ja) | 1987-07-23 |
Family
ID=11726336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP965986A Pending JPS62166511A (ja) | 1986-01-20 | 1986-01-20 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166511A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49386A (ja) * | 1972-04-17 | 1974-01-05 | ||
| JPS5361273A (en) * | 1976-11-12 | 1978-06-01 | Nec Home Electronics Ltd | Production of semiconductor device |
-
1986
- 1986-01-20 JP JP965986A patent/JPS62166511A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49386A (ja) * | 1972-04-17 | 1974-01-05 | ||
| JPS5361273A (en) * | 1976-11-12 | 1978-06-01 | Nec Home Electronics Ltd | Production of semiconductor device |
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