JPS6216682A - 同期分離回路 - Google Patents
同期分離回路Info
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- JPS6216682A JPS6216682A JP15582685A JP15582685A JPS6216682A JP S6216682 A JPS6216682 A JP S6216682A JP 15582685 A JP15582685 A JP 15582685A JP 15582685 A JP15582685 A JP 15582685A JP S6216682 A JPS6216682 A JP S6216682A
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- Japan
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- pulse
- output
- signal
- synchronization signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、水平同期信号と垂直同期信号とを含む複合同
期信号を分離する同期分離回路に係り、特に全デジタル
方式で同期信号を分離する同期分離回路に関する。
期信号を分離する同期分離回路に係り、特に全デジタル
方式で同期信号を分離する同期分離回路に関する。
〈従来の技術〉
従来の同期分離回路としてテレビジョン受像機で用いら
れている同期分離回路がある。テレビジョン受像機では
、１本のケーブルで映像に関する全ての情報、即ち映倫
信号、垂直同期信号、水平同期信号などを混合した複合
信号を送る。この複合信号を適当なりランプ回路で同期
信号だけを分離すると第５図に示す様な複合同期信号を
得ることができる。
れている同期分離回路がある。テレビジョン受像機では
、１本のケーブルで映像に関する全ての情報、即ち映倫
信号、垂直同期信号、水平同期信号などを混合した複合
信号を送る。この複合信号を適当なりランプ回路で同期
信号だけを分離すると第５図に示す様な複合同期信号を
得ることができる。
第５図においてＨＰＴ 、 ＫＰＴおよびｖＰＴはそれ
ぞれ水平同期パルス期間１等価パルス期間および垂直同
期パルス期間をそれぞれ示している。ＩＨは水平走査周
期であ抄、等価パルス期間ＥＰＴおよび垂直同期パルス
期間ＶＰＴはそれぞれ３Ｈの時間幅を有している。また
、矢印の付されたパルスは岬価パルスである。
ぞれ水平同期パルス期間１等価パルス期間および垂直同
期パルス期間をそれぞれ示している。ＩＨは水平走査周
期であ抄、等価パルス期間ＥＰＴおよび垂直同期パルス
期間ＶＰＴはそれぞれ３Ｈの時間幅を有している。また
、矢印の付されたパルスは岬価パルスである。
これ等で構成される複合同期信号Ｃ６Ｓはテレビジョン
受像機では第６図に示す同期分離回路で水平同期信号Ｈ
８Ｂと垂直同期信号ＶＳＳとに分離する。
受像機では第６図に示す同期分離回路で水平同期信号Ｈ
８Ｂと垂直同期信号ＶＳＳとに分離する。
この同期分離回路は水平同期信号Ｈ８Ｓと垂直同期信号
のパルス幅の違いを利用してアナログ的に分離する。即
ち、複合同期信号Ｃ８ＳはトランジスタＴｒで受信され
た後、バイパスフィルタＨＰＦとローパスフィルタＬＰ
Ｆにそれぞれ入力され、バイパスフィルタＨＰＰからは
パルス幅の小さい水平同期信号ＥＳＳ ヲ、ローパスフ
ィルタＬＰＦからはパルス幅の大きい垂直同期信号ＶＳ
Ｓをそれぞれ分離するものである。
のパルス幅の違いを利用してアナログ的に分離する。即
ち、複合同期信号Ｃ８ＳはトランジスタＴｒで受信され
た後、バイパスフィルタＨＰＦとローパスフィルタＬＰ
Ｆにそれぞれ入力され、バイパスフィルタＨＰＰからは
パルス幅の小さい水平同期信号ＥＳＳ ヲ、ローパスフ
ィルタＬＰＦからはパルス幅の大きい垂直同期信号ＶＳ
Ｓをそれぞれ分離するものである。
第７図はデジタル方式で同期分離回路を構成した例を示
したものである。複合同期信号ＣＳＳは単安定回路ＭＳ
ＩとナントゲートＧ１の入力の一端に各々印加されてい
る。単安定回路ＭＳＩの出力は単安定回路ＭＳ２とナン
ドゲー）Ｇ２の入力の一端に各々印加されている。単安
定回路ＭＳ２の出力はナントゲートＧｌの入力の他端に
印加されその出力端に垂直同期信号■ＳＳを得る。一方
、ナンドゲー）Ｇ２の入力の他端には単安定回路ＭＳ３
の出力が印加され、次に、以上の如く構成された同期分
離回路の動作について第８図に示す波形図を用いて説明
する。
したものである。複合同期信号ＣＳＳは単安定回路ＭＳ
ＩとナントゲートＧ１の入力の一端に各々印加されてい
る。単安定回路ＭＳＩの出力は単安定回路ＭＳ２とナン
ドゲー）Ｇ２の入力の一端に各々印加されている。単安
定回路ＭＳ２の出力はナントゲートＧｌの入力の他端に
印加されその出力端に垂直同期信号■ＳＳを得る。一方
、ナンドゲー）Ｇ２の入力の他端には単安定回路ＭＳ３
の出力が印加され、次に、以上の如く構成された同期分
離回路の動作について第８図に示す波形図を用いて説明
する。
複合同期信号Ｃ８Ｓ （第８図（イ））のパルスの立上
りに同期して単安定回路ＭＳＩ （第８図（ロ））より
第８図（ハ）に示す様に複合同期信号ＣＳＳ中の水平同
期信号のパルス幅より長いパルス幅を持つパルスＰ１を
出力する。このパルスＰ１の立下りに同期して単安定回
路ＭＳ２はサンプルパルスＰ２（第ｆｌ！＋（へ））を
出力し、このパルスと複合同期信号ＣＳＳ （第８図（
イ））とのナンドを取ると第８図（へ）に示す様に垂直
同期信号ＶＳＳが得られる。
りに同期して単安定回路ＭＳＩ （第８図（ロ））より
第８図（ハ）に示す様に複合同期信号ＣＳＳ中の水平同
期信号のパルス幅より長いパルス幅を持つパルスＰ１を
出力する。このパルスＰ１の立下りに同期して単安定回
路ＭＳ２はサンプルパルスＰ２（第ｆｌ！＋（へ））を
出力し、このパルスと複合同期信号ＣＳＳ （第８図（
イ））とのナンドを取ると第８図（へ）に示す様に垂直
同期信号ＶＳＳが得られる。
また、単安定回路ＭＳ３は第８図（うに示す様に水平走
査周期Ｈの１／２より長い禁止期間τ１を持つパルスＰ
３を出力するので、単安定回路Ｍ８１の出力パルスＰ１
とのナンドをとると第８図に）に示す様に第８図（イ）
に矢印で示す等価パルスが除去されてナントゲートＧ１
の出力端に水平同期信号Ｈ８Ｓが得られる。
査周期Ｈの１／２より長い禁止期間τ１を持つパルスＰ
３を出力するので、単安定回路Ｍ８１の出力パルスＰ１
とのナンドをとると第８図に）に示す様に第８図（イ）
に矢印で示す等価パルスが除去されてナントゲートＧ１
の出力端に水平同期信号Ｈ８Ｓが得られる。
〈発明が解決しようとする問題点〉
しかしながら、この様な従来の同期分離回路には以下に
示す問題点がある。
示す問題点がある。
第６図に示す従来の同期分離回路では等価パルスの除去
ができず、またデジタル処理をするためには得られた水
平／垂直同期信号がアナログ値であるためパルスに整形
しなければならない不便がある。
ができず、またデジタル処理をするためには得られた水
平／垂直同期信号がアナログ値であるためパルスに整形
しなければならない不便がある。
また、第７図に示す従来の同期分離回路では等価パルス
は除去することができるが、水平／垂直同期信号が単安
定回路ＭＳＩのパルス幅だけ遅れ、この遅れは単安定回
路ＭＳＩのパルス幅を決める時定数回路のコンデンサと
抵抗値で決定されるので時定数の決定に際して誤差が生
じまた温度などにより変動する欠点があり、このための
調整に手間がかかる。更にこの時定数回路はＩＣ化し難
い欠点もある。
は除去することができるが、水平／垂直同期信号が単安
定回路ＭＳＩのパルス幅だけ遅れ、この遅れは単安定回
路ＭＳＩのパルス幅を決める時定数回路のコンデンサと
抵抗値で決定されるので時定数の決定に際して誤差が生
じまた温度などにより変動する欠点があり、このための
調整に手間がかかる。更にこの時定数回路はＩＣ化し難
い欠点もある。
〈問題点を解決するための手段〉
この発明は以上の問題点を解決するため、水平同期信号
と垂直同期信号とを含む複合同期信号をクロックパルス
を用いてデジタル微分し制御パルスでその出力が制御さ
れるデジタル微分手段と、このデジタル微分手段の出力
でリセットされ複合同期信号の水平走査周期のうちその
１／２以上の期間のあいだクロックパルスを計数しこの
間その出力をリセット値に維持する制御パルスを出力す
る計数手段と、制御パルスの終端で複合同期信号の極性
を判別しその極性に応じた出力パルスを出す極性判別手
段とを具備し、制御パルスあるいはデジタル微分手段の
出力を水平同期信号として、出力パルスを垂直同期信号
として分離して出力するように構成したものである。
と垂直同期信号とを含む複合同期信号をクロックパルス
を用いてデジタル微分し制御パルスでその出力が制御さ
れるデジタル微分手段と、このデジタル微分手段の出力
でリセットされ複合同期信号の水平走査周期のうちその
１／２以上の期間のあいだクロックパルスを計数しこの
間その出力をリセット値に維持する制御パルスを出力す
る計数手段と、制御パルスの終端で複合同期信号の極性
を判別しその極性に応じた出力パルスを出す極性判別手
段とを具備し、制御パルスあるいはデジタル微分手段の
出力を水平同期信号として、出力パルスを垂直同期信号
として分離して出力するように構成したものである。
〈実施例〉
以下、本発明の実施例について図面に基づき説明する。
第１図は本発明の一実施例を示すブロック図である。
複合同期信号Ｃ８Ｓは１〜２段で構成されたシフトレジ
スタＲＥＧのデータ端子′Ｄに入力されると共にアント
ゲ−）Ｇ３の入力端の１つに入力される。
スタＲＥＧのデータ端子′Ｄに入力されると共にアント
ゲ−）Ｇ３の入力端の１つに入力される。
一方、シフトレジスタＲＥＧのクロック端子ＣＬＫには
周波数ｆのクロック信号ＣＬＳが入力され、その反転出
力端百の出力はアンドゲートＧ３の第２の入力端に入力
されている。
周波数ｆのクロック信号ＣＬＳが入力され、その反転出
力端百の出力はアンドゲートＧ３の第２の入力端に入力
されている。
アンドゲートＧ３の出力パルスはカウンタＣＴＨのクリ
ア端子ＣＬＨに入力されカウンタＣＴＲをリセットする
。カウンタＣＴＨのクロック端子ＣＬＫにはクロック信
号ＣＬＳが印加され所定数ｎだけ計数される間その出力
端Ｑｘのレベルをｌ Ｌ ｌレベルに維持する。所定数
ｎだけ計数される時間τ２は１／２ Ｈ（τ２（＝ｎ／
ｆ ） ＜ ｔ Ｈの条件を満たすものであれば良い。
ア端子ＣＬＨに入力されカウンタＣＴＲをリセットする
。カウンタＣＴＨのクロック端子ＣＬＫにはクロック信
号ＣＬＳが印加され所定数ｎだけ計数される間その出力
端Ｑｘのレベルをｌ Ｌ ｌレベルに維持する。所定数
ｎだけ計数される時間τ２は１／２ Ｈ（τ２（＝ｎ／
ｆ ） ＜ ｔ Ｈの条件を満たすものであれば良い。
カウンタＣＴＨの出力端Ｑｘの出力はアントゲ−）Ｇ３
の第３の入力端に入力されアントゲ−）Ｇ３を通過する
パルスを制御する。アントゲ−）Ｇ３の出力端あるいは
カウンタＣＴＨの出力端には水平同期信号Ｈ８Ｓが得ら
れる。
の第３の入力端に入力されアントゲ−）Ｇ３を通過する
パルスを制御する。アントゲ−）Ｇ３の出力端あるいは
カウンタＣＴＨの出力端には水平同期信号Ｈ８Ｓが得ら
れる。
また、フリップフロップＦＦＩのデータ端子りには複合
同期信号Ｃ８Ｓが入力されそのクロック端子ＣＬＫには
カウンタＣＴＲの出力端Ｑの水平同期信号Ｈ８Ｓが印加
され、水平同期信号Ｈ８Ｓの立ち上りで複合同期信号Ｃ
８Ｓを記憶する。フリップフロップＦＦＩの出力端Ｑは
フリップフロップＦＦ２のデータ端子りと接続され、そ
のクロック端子ＣＬＫにはカウンタＣＴＲの出力端Ｑの
水平同期信号Ｈ８Ｓが印加され、水平同期信号の立ち下
りでそのデータ端子りに印加された電圧レベルを出力端
Ｑに垂直同期信号ＶＳＳとして出力する。
同期信号Ｃ８Ｓが入力されそのクロック端子ＣＬＫには
カウンタＣＴＲの出力端Ｑの水平同期信号Ｈ８Ｓが印加
され、水平同期信号Ｈ８Ｓの立ち上りで複合同期信号Ｃ
８Ｓを記憶する。フリップフロップＦＦＩの出力端Ｑは
フリップフロップＦＦ２のデータ端子りと接続され、そ
のクロック端子ＣＬＫにはカウンタＣＴＲの出力端Ｑの
水平同期信号Ｈ８Ｓが印加され、水平同期信号の立ち下
りでそのデータ端子りに印加された電圧レベルを出力端
Ｑに垂直同期信号ＶＳＳとして出力する。
次に以上の如く構成された第１図に示す実施例の動作を
第２図および第３図に示す波形図を用いて説明する。
第２図および第３図に示す波形図を用いて説明する。
カウンタＣＴＲの出力がｌＨｌの状態のときには、クロ
ック信号ＣＬＳ （第２図（イ））を受けてシフトレジ
スタＲＥＧとアンドゲートＧ３は複合同期信号Ｃ８Ｓの
パルス（第２図（ロ））の立上りの際にアントゲ−）Ｇ
３の出力端に１／ｆ程度のパルスをアンドゲートＧ３の
出力端に出力する（第２図（ハ））。このパルスの前端
は複合同期信号ＣＳＳの立上り時で後端はクロック信号
ＣＬＨに同期している。以上の如くして複合同期信号Ｃ
８Ｓをデジタル微分した波形のパルスがアンドゲートＧ
３の出力端に得られる。
ック信号ＣＬＳ （第２図（イ））を受けてシフトレジ
スタＲＥＧとアンドゲートＧ３は複合同期信号Ｃ８Ｓの
パルス（第２図（ロ））の立上りの際にアントゲ−）Ｇ
３の出力端に１／ｆ程度のパルスをアンドゲートＧ３の
出力端に出力する（第２図（ハ））。このパルスの前端
は複合同期信号ＣＳＳの立上り時で後端はクロック信号
ＣＬＨに同期している。以上の如くして複合同期信号Ｃ
８Ｓをデジタル微分した波形のパルスがアンドゲートＧ
３の出力端に得られる。
一方、カウンタＣＴＨのクリア端子ＣＬＨにはアントゲ
−）Ｇ３の出力パルスが印加されこれに同期して（第３
図（ロ））カウンタＣＴＲがリセットされる。
−）Ｇ３の出力パルスが印加されこれに同期して（第３
図（ロ））カウンタＣＴＲがリセットされる。
リセット後クロック信号ＣＬＳをカウンタＣＴＲは計数
し時間τ２の間１１． ルベルを維持（第３図（ハ））
する。時間τ２はＨ４〈τ２〈Ｈの範囲に設定されるの
で矢印で示す等価パルスはアントゲ−）Ｇ３の第３の入
力端がｌ Ｌ ｌレベルに維持され、その通過が阻止さ
れる。
し時間τ２の間１１． ルベルを維持（第３図（ハ））
する。時間τ２はＨ４〈τ２〈Ｈの範囲に設定されるの
で矢印で示す等価パルスはアントゲ−）Ｇ３の第３の入
力端がｌ Ｌ ｌレベルに維持され、その通過が阻止さ
れる。
カウンタＣＴＨの出力およびアンドゲートＧ３の出力は
複合同期信号ＣＳＳのうち水平同期信号Ｈ８Ｓと一致し
ているのでそのまま水平同期信号Ｈ８Ｓとして使用でき
る。
複合同期信号ＣＳＳのうち水平同期信号Ｈ８Ｓと一致し
ているのでそのまま水平同期信号Ｈ８Ｓとして使用でき
る。
時間τ２の後カウンタＣＴＲの出力パルスは立上る（第
３図（ハ））が、この瞬間の複合同期信号ＣＳＳ （第
３図（イ））は水平同期パルス期間ＨＰＴでは１Ｈｌレ
ベル、その他の期間はｌ Ｌ ルベルであるので第２図
に）に示す波形のパルスがフリップフロップＦＦＩに記
憶され、カウンタＣＴＲの出力パルスノ立下り（水平同
期）でフリップ７０ツブＦＦ２より出力（第３図（へ）
）し、垂直同期信号ＶＳＳとして使用される。垂直同期
信号ＶＳＳは複合同期信号ＣＳＳの垂直同期より丁度Ｉ
Ｈだけ遅れている（第３図に））が、正確にＩＨだけ遅
れるので処理側での補償は容易である。
３図（ハ））が、この瞬間の複合同期信号ＣＳＳ （第
３図（イ））は水平同期パルス期間ＨＰＴでは１Ｈｌレ
ベル、その他の期間はｌ Ｌ ルベルであるので第２図
に）に示す波形のパルスがフリップフロップＦＦＩに記
憶され、カウンタＣＴＲの出力パルスノ立下り（水平同
期）でフリップ７０ツブＦＦ２より出力（第３図（へ）
）し、垂直同期信号ＶＳＳとして使用される。垂直同期
信号ＶＳＳは複合同期信号ＣＳＳの垂直同期より丁度Ｉ
Ｈだけ遅れている（第３図に））が、正確にＩＨだけ遅
れるので処理側での補償は容易である。
以上の説明において、ｆおよびｎの組合せとしてはＨ／
２ ＜ ｎ／ｆ ＜ Ｈを満たす限り自由にとれるが、
カウンタＣＴＲとしてバイナリカウンタが使用できるた
めにはｎ ＝ ２ Ｌ（ｔは整数）になる様に選定する
と良い。ｎ＝２ とおき上の不等式の対数をとるとｔ
（ｌｏｇ２ｆＨ（Ｌ ＋ １となる。主なｆについて計
算すると となる。Ｌｏｇ２ｆ Ｈは１だけ異なる整数間にあるこ
とからｔｏｇ ２ ｆ Ｈが整数に近いものは余裕を考
えると使い難いａｏ、５付近をもつ数字が理想的であり
、この観点から見ると６ ＭＨｚ 、 １０ ＭＴ（ｚ
を使用するのが良＜ ２ｎＭＴ（ｚは使い難い。
２ ＜ ｎ／ｆ ＜ Ｈを満たす限り自由にとれるが、
カウンタＣＴＲとしてバイナリカウンタが使用できるた
めにはｎ ＝ ２ Ｌ（ｔは整数）になる様に選定する
と良い。ｎ＝２ とおき上の不等式の対数をとるとｔ
（ｌｏｇ２ｆＨ（Ｌ ＋ １となる。主なｆについて計
算すると となる。Ｌｏｇ２ｆ Ｈは１だけ異なる整数間にあるこ
とからｔｏｇ ２ ｆ Ｈが整数に近いものは余裕を考
えると使い難いａｏ、５付近をもつ数字が理想的であり
、この観点から見ると６ ＭＨｚ 、 １０ ＭＴ（ｚ
を使用するのが良＜ ２ｎＭＴ（ｚは使い難い。
従って、ｆ ＝ ６ ＭＩＴｚ 、τ２＝４２．７ＩＩ
Ｓに選定すればｎ＝τ２ｆ＝２５６となり、カウンタＣ
ＴＲの出力ＱｘはＱ ＝Ｑ ＝２９が選定でき、バイナ
リカウンタが使用できる。
Ｓに選定すればｎ＝τ２ｆ＝２５６となり、カウンタＣ
ＴＲの出力ＱｘはＱ ＝Ｑ ＝２９が選定でき、バイナ
リカウンタが使用できる。
また、カウンタＣＴＨの上位の桁、例えばｆ＝６ＭＨｚ
のときはＱｘ；ＱｌｏｌＱｌ、はＨ／２〈τ２〈Ｈの関
係が保たれているので、複合同期信号Ｃ８Ｓが印加され
ている限り決して立上がることはない。従って、これ等
の桁の立上りにより同期の消失を検出することができる
。第４図はこの同期の消失を検出するための回路である
。これは、アンドゲートＧ３の出力をセット・リセット
形の７リツプフロツプＦＦ３のリセット端子ＲＫ印加し
、カウンタＣＴＲの上位桁、例えばＱｌｌの出力をセッ
ト端子Ｓに印加するととＫより、その出力端Ｑに同期消
失信号ＳＤＲを得ることができる。
のときはＱｘ；ＱｌｏｌＱｌ、はＨ／２〈τ２〈Ｈの関
係が保たれているので、複合同期信号Ｃ８Ｓが印加され
ている限り決して立上がることはない。従って、これ等
の桁の立上りにより同期の消失を検出することができる
。第４図はこの同期の消失を検出するための回路である
。これは、アンドゲートＧ３の出力をセット・リセット
形の７リツプフロツプＦＦ３のリセット端子ＲＫ印加し
、カウンタＣＴＲの上位桁、例えばＱｌｌの出力をセッ
ト端子Ｓに印加するととＫより、その出力端Ｑに同期消
失信号ＳＤＲを得ることができる。
この同期消失信号ＳＤＳはテレビカメラの電源断や放送
の終了を検出して必要な処理、例えば内部での同期信号
を発生させるために使用することができ、画像処理シス
テムとしての信頼性が向上する。
の終了を検出して必要な処理、例えば内部での同期信号
を発生させるために使用することができ、画像処理シス
テムとしての信頼性が向上する。
〈発明の効果〉
以上、実施例とともに具体的に説明した様に本発明によ
れば次の如き効果がある。
れば次の如き効果がある。
０）醇価パルスの除去、水平／垂直同期信号の分離が簡
単な回路で実現でき、コストの低下と信頼性の向上が可
能となる。
単な回路で実現でき、コストの低下と信頼性の向上が可
能となる。
（ロ） 回路内に時定数回路の如く調整個所がないので
製作しやすい。
製作しやすい。
（ハ） ゲートとフリップフロップ（カウンタやシフト
レジスタもフリップフロップの組合せ）だけで実現でき
るので、ＩＣ化が容易である。
レジスタもフリップフロップの組合せ）だけで実現でき
るので、ＩＣ化が容易である。
に）外部条件であるクロック信号に対する制約がゆるい
ので、発振器の設計が容易でおる（例えば５ＭＴ（ｚが
５．１ＭＨｚでも良い）。
ので、発振器の設計が容易でおる（例えば５ＭＴ（ｚが
５．１ＭＨｚでも良い）。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるデジタル微分を説明する波形図、第３図
は第１図における各部の波形を示す波形図、第４図は第
１図において同期消失を検出する構成を示すブロック図
、第５図は複合同期信号の構成を説明する波形図、第６
図は従来の第１の同期分離回路を示す回路図、第７図は
従来の第２の同期分離回路を示すブロック図、第８図は
第７図に示す同期分離回路の各部の波形を示す波形図で
ある。 ＣＳＳ・・・複合同期信号、Ｈ８Ｓ・・・水平同期信号
、ｖＳＳ・・・垂直同期信号、ＣＬＳ・・・クロック信
号、Ｒ１１Ｘｆｆ・・・シフトレジスタ、 ＣＴＲ・・
・カウンタ、 ＦＦＩ 、 ＦＦ２゜ＦＦ３・・・フリ
ップ７０ツブ、ＭＳＩ 、 ＭＳ２・・・単安定回路。 Ｖｏぐ
第１図におけるデジタル微分を説明する波形図、第３図
は第１図における各部の波形を示す波形図、第４図は第
１図において同期消失を検出する構成を示すブロック図
、第５図は複合同期信号の構成を説明する波形図、第６
図は従来の第１の同期分離回路を示す回路図、第７図は
従来の第２の同期分離回路を示すブロック図、第８図は
第７図に示す同期分離回路の各部の波形を示す波形図で
ある。 ＣＳＳ・・・複合同期信号、Ｈ８Ｓ・・・水平同期信号
、ｖＳＳ・・・垂直同期信号、ＣＬＳ・・・クロック信
号、Ｒ１１Ｘｆｆ・・・シフトレジスタ、 ＣＴＲ・・
・カウンタ、 ＦＦＩ 、 ＦＦ２゜ＦＦ３・・・フリ
ップ７０ツブ、ＭＳＩ 、 ＭＳ２・・・単安定回路。 Ｖｏぐ
Claims (1)
- 水平同期信号と垂直同期信号とを含む複合同期信号をク
ロックパルスを用いてデジタル微分し制御パルスでその
出力が制御されるデジタル微分手段と、前記デジタル微
分手段の出力でリセットされ前記複合同期信号の水平走
査周期のうちその１／２以上の期間のあいだ前記クロッ
クパルスを計数しこの間その出力を前記リセット値に維
持する前記制御パルスを出力する計数手段と、前記制御
パルスの終端で前記複合同期信号の極性を判別しその極
性に応じた出力パルスを出す極性判別手段とを具備し、
前記制御パルスあるいは前記デジタル微分手段の出力を
前記水平同期信号として、前記出力パルスを前記垂直同
期信号として分離して出力する同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15582685A JPS6216682A (ja) | 1985-07-15 | 1985-07-15 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15582685A JPS6216682A (ja) | 1985-07-15 | 1985-07-15 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216682A true JPS6216682A (ja) | 1987-01-24 |
Family
ID=15614335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15582685A Pending JPS6216682A (ja) | 1985-07-15 | 1985-07-15 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216682A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227280A (ja) * | 1987-03-17 | 1988-09-21 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
| US5003392A (en) * | 1988-09-23 | 1991-03-26 | Bts Broadcast Television Systems Gmbh | Circuit for digitally deriving pulses of horizontal and vertical frequency from a synchronizing signal |
| JPH0492574A (ja) * | 1990-08-08 | 1992-03-25 | Sharp Corp | 水平同期信号分離回路 |
| JPH0551430U (ja) * | 1991-12-09 | 1993-07-09 | 川澄化学工業株式会社 | 流体処理装置の端部固定ケ−ス |
| JPH05260345A (ja) * | 1992-03-12 | 1993-10-08 | Mitsubishi Electric Corp | 複合同期信号分離回路 |
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-
1985
- 1985-07-15 JP JP15582685A patent/JPS6216682A/ja active Pending
Patent Citations (2)
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