JPS62169257A - 端末制御方式 - Google Patents
端末制御方式Info
- Publication number
- JPS62169257A JPS62169257A JP1005286A JP1005286A JPS62169257A JP S62169257 A JPS62169257 A JP S62169257A JP 1005286 A JP1005286 A JP 1005286A JP 1005286 A JP1005286 A JP 1005286A JP S62169257 A JPS62169257 A JP S62169257A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- shared memory
- workstations
- communication control
- station
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ステーション争コンドローラドワークステー
ションよりなるシステムに関し、特に１台以上のワーク
ステーションがステージ。
ションよりなるシステムに関し、特に１台以上のワーク
ステーションがステージ。
ン・コントローラと共用メモリを介して通信をする端末
制御方式に関するものである。
制御方式に関するものである。
共用メモリを介してプロセッサ間で動作の規定、データ
の受授を行う方式はローカル・プロセッサ方式として周
知である。また、特開昭５４−６７４３号公報には書き
込み／読み出しができる記憶回路を介して処理装置間を
結合する方式が開示されている。一般に入出力制御機構
内のプロセッサの制御とかマルチシステム構成手段に使
用されており通信制御用として複数ワークステーション
の１台以上をメモリ間結合を行うことは開示されていな
い。
の受授を行う方式はローカル・プロセッサ方式として周
知である。また、特開昭５４−６７４３号公報には書き
込み／読み出しができる記憶回路を介して処理装置間を
結合する方式が開示されている。一般に入出力制御機構
内のプロセッサの制御とかマルチシステム構成手段に使
用されており通信制御用として複数ワークステーション
の１台以上をメモリ間結合を行うことは開示されていな
い。
従来の制御方式を第４図および第２図を使用して説明す
る。第４図はステージ、ン・コントローラ１と複数台の
ワークステーション４よりなるシステムを示し、大規模
システムの制御方式として一般に使用されている。ステ
ーション・コントローラ１は処理装置２と通信制御機構
３より構成される。もちろん、ステーション・コントロ
ーラ１にはディスクや磁気テープ等のファイル装置やラ
インプリンタ等の印刷機構が接続される。通信制御機構
３は一般に同軸ケーブルやツイストペア線等の単線９を
介し℃複数台のワークステーション４をシリアル・イン
タフェースによりマルチ・ドロップ式で接続される。通
信制御方式としてはＨＤＬＣ手段やポーリング・セレク
ション方式により数１ｏＫＢＰｓから数ＭＢＰＳの転送
速度を持ってＡる。ワークステーション４けステーショ
ン・コントローラ内の通信制御機構が１次局となり、そ
の２次局となる通信制ａ４構５と、キーボード・ディス
プレイ８を制御する入出力制御機構７およびそれらを統
一して制御するプロセッサ６より構成される。第４図に
示すシステムの特長は、ステーションΦコントローラ１
は直接キーボード・ディスプレイを接続しておらず、す
べてのワーク。
る。第４図はステージ、ン・コントローラ１と複数台の
ワークステーション４よりなるシステムを示し、大規模
システムの制御方式として一般に使用されている。ステ
ーション・コントローラ１は処理装置２と通信制御機構
３より構成される。もちろん、ステーション・コントロ
ーラ１にはディスクや磁気テープ等のファイル装置やラ
インプリンタ等の印刷機構が接続される。通信制御機構
３は一般に同軸ケーブルやツイストペア線等の単線９を
介し℃複数台のワークステーション４をシリアル・イン
タフェースによりマルチ・ドロップ式で接続される。通
信制御方式としてはＨＤＬＣ手段やポーリング・セレク
ション方式により数１ｏＫＢＰｓから数ＭＢＰＳの転送
速度を持ってＡる。ワークステーション４けステーショ
ン・コントローラ内の通信制御機構が１次局となり、そ
の２次局となる通信制ａ４構５と、キーボード・ディス
プレイ８を制御する入出力制御機構７およびそれらを統
一して制御するプロセッサ６より構成される。第４図に
示すシステムの特長は、ステーションΦコントローラ１
は直接キーボード・ディスプレイを接続しておらず、す
べてのワーク。
ステージ冒ン４を制御するソフトウェアはすべて共通化
できることである。本方式は大規模システムを構成する
のに適しているが、小規模システムを構成するときはス
テーション・コントローラが必須のためそのハードウェ
ア物量がコスト−オーバヘッドとなる。また、必ずシリ
アル・インタフェースにヨリワークステーションと通信
するため、その応答用のオーバヘッドがあり応答性能が
悪くなって因る。
できることである。本方式は大規模システムを構成する
のに適しているが、小規模システムを構成するときはス
テーション・コントローラが必須のためそのハードウェ
ア物量がコスト−オーバヘッドとなる。また、必ずシリ
アル・インタフェースにヨリワークステーションと通信
するため、その応答用のオーバヘッドがあり応答性能が
悪くなって因る。
一方、第５図にてマスタステージ璽ン１０とワークステ
ーション４からなるシステム構成を示す。第４図に比較
し、マスタステージ璽ンのプロセッサ２がキイーボード
拳ディスプレイ８をその制御機構１１を介して制御して
おり、１台目の構成はハードウェア物量が少くて実現で
きる利点があるが、キーボードディスプレイヲ制御する
入出力機構は、マスタステーション用の機構１１とワー
クステーション用機構７とは別物となり、それを制御す
るソフトウェアも２系統となり、システム構築が複雑化
せざるをえない欠点がある。
ーション４からなるシステム構成を示す。第４図に比較
し、マスタステージ璽ンのプロセッサ２がキイーボード
拳ディスプレイ８をその制御機構１１を介して制御して
おり、１台目の構成はハードウェア物量が少くて実現で
きる利点があるが、キーボードディスプレイヲ制御する
入出力機構は、マスタステーション用の機構１１とワー
クステーション用機構７とは別物となり、それを制御す
るソフトウェアも２系統となり、システム構築が複雑化
せざるをえない欠点がある。
本発明の目的は、複数のワークステージ、ンを制御する
通信制御機構において、少くとも１台以上のワークステ
ーションとステーション・コントローラが共用メモリを
介して通信することにより、ポーリング争セレクション
による応答遅れ時間を省き性能向上が計れるとともに、
ワークステージ冒ン側の通信制御機構を不要にする端末
制御方式を提供するにある。
通信制御機構において、少くとも１台以上のワークステ
ーションとステーション・コントローラが共用メモリを
介して通信することにより、ポーリング争セレクション
による応答遅れ時間を省き性能向上が計れるとともに、
ワークステージ冒ン側の通信制御機構を不要にする端末
制御方式を提供するにある。
本発明は、ステーション會コンドローラド独立したプロ
セッサを有する複数のワークステーシヨンより構成され
るシステムにおいて、少くとも１台以上のワークステー
ジ、ンの各プロセッサとステーション・コントローラの
プロセッサがともに読み書き出来る共用メモリを備え、
ステーション・コントローラがワークステーションを制
御する通信制御プログラム中、共用メモリを介して通信
する切口を追加することを特徴としたものである。
セッサを有する複数のワークステーシヨンより構成され
るシステムにおいて、少くとも１台以上のワークステー
ジ、ンの各プロセッサとステーション・コントローラの
プロセッサがともに読み書き出来る共用メモリを備え、
ステーション・コントローラがワークステーションを制
御する通信制御プログラム中、共用メモリを介して通信
する切口を追加することを特徴としたものである。
第１図に本発明の１実施例を示す。本構成は第４図のシ
ステム構成中、少くとも１台以上のワークステーション
４が共用メモリ１３を介してプロセッサ間接続している
。
ステム構成中、少くとも１台以上のワークステーション
４が共用メモリ１３を介してプロセッサ間接続している
。
本システムの特長は、共用メモリによりプロセッサ２と
プロセッサ６が通信することにより、通信制御機構を不
要とし、物量を減少するとともに、通信制御による時間
的オーバヘッドを省略できることにある。
プロセッサ６が通信することにより、通信制御機構を不
要とし、物量を減少するとともに、通信制御による時間
的オーバヘッドを省略できることにある。
第２図は共用メモリ１３の役割をより詳しく説明するも
のである。プロセッサ２および６がお互いに起動終結を
連絡しあうステータスΦエリア１４およびライトデータ
バッファ・エリア１５、リードデータバヴファ・エリア
１６により共用メモリが構成されている。
のである。プロセッサ２および６がお互いに起動終結を
連絡しあうステータスΦエリア１４およびライトデータ
バッファ・エリア１５、リードデータバヴファ・エリア
１６により共用メモリが構成されている。
普通は、プロセッサ２がステータス・エリア１４を定期
的に読み出し、その内容をチェヴクすることにより、プ
ロセ情す６から伺らかのデータの送受信要求があるかを
知るようにソフトウェアが設計されている。一方、プロ
セッサ６はプロセッサ２にデータを送信または受信した
いときは、ステータス・エリアの特定ビットに、リード
・ライトの要求を示す約束コードを記入スル。プロセッ
サ２とプロセッサ６が共用メモリを使用する手段はテス
ト・アンド・セット命令等マルチシステムを構築する技
術としてよく知られており、本特許を開示するための直
接必な技術ではな込ので言及しない。
的に読み出し、その内容をチェヴクすることにより、プ
ロセ情す６から伺らかのデータの送受信要求があるかを
知るようにソフトウェアが設計されている。一方、プロ
セッサ６はプロセッサ２にデータを送信または受信した
いときは、ステータス・エリアの特定ビットに、リード
・ライトの要求を示す約束コードを記入スル。プロセッ
サ２とプロセッサ６が共用メモリを使用する手段はテス
ト・アンド・セット命令等マルチシステムを構築する技
術としてよく知られており、本特許を開示するための直
接必な技術ではな込ので言及しない。
第３図は上記した処理の流れを図示したフローチャート
である。メモリ共用で通信するワークステーション以外
は通常の通信制御方式下で制御しており、ソフトウェア
はこのドライバの１部を修正するのみで、他の構造には
影響を及ぼさずにシステム構築が可能である。
である。メモリ共用で通信するワークステーション以外
は通常の通信制御方式下で制御しており、ソフトウェア
はこのドライバの１部を修正するのみで、他の構造には
影響を及ぼさずにシステム構築が可能である。
第１図は本発明の一実施例の構成図、第２図は共用メモ
リの構成図、第６図は本発明の処理の流れ図、第４図は
ステーション・コントローラ方式の構成図、第５図はマ
スタステージ、ン方式の構成図である。 １・・・ステージ冒ン・コントローラ、２・・・プロセ
ッサ、 ３・・・通信制御１！Ｉ構、４・・・ワーク
ステーション、 ５・・・２次局通信制御機構、 ８・・・キーボード・ディスプレイ、 ９・・・インタフェースケーブル、 １０・・・マスタステーション。 代毬△’ｆｆ埋士小用肪男 閑 ３ 口 躬 ４図 第 ５ コ Ｏ
リの構成図、第６図は本発明の処理の流れ図、第４図は
ステーション・コントローラ方式の構成図、第５図はマ
スタステージ、ン方式の構成図である。 １・・・ステージ冒ン・コントローラ、２・・・プロセ
ッサ、 ３・・・通信制御１！Ｉ構、４・・・ワーク
ステーション、 ５・・・２次局通信制御機構、 ８・・・キーボード・ディスプレイ、 ９・・・インタフェースケーブル、 １０・・・マスタステーション。 代毬△’ｆｆ埋士小用肪男 閑 ３ 口 躬 ４図 第 ５ コ Ｏ
Claims (1)
- １、ステーション・コントローラと独立したプロセッサ
を有する複数のワークステーションより構成されるシス
テムにおいて、少なくとも１台以上のワークステーショ
ンの各プロセッサとステーション・コントローラのプロ
セッサがともに読み書き出来る共用メモリを備え、ステ
ーション・コントローラがワークステーションを制御す
る通信制御プログラム中、共用メモリを介して通信する
切口を追加することを特徴とした端末制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005286A JPS62169257A (ja) | 1986-01-22 | 1986-01-22 | 端末制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005286A JPS62169257A (ja) | 1986-01-22 | 1986-01-22 | 端末制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169257A true JPS62169257A (ja) | 1987-07-25 |
Family
ID=11739624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005286A Pending JPS62169257A (ja) | 1986-01-22 | 1986-01-22 | 端末制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169257A (ja) |
-
1986
- 1986-01-22 JP JP1005286A patent/JPS62169257A/ja active Pending
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