JPS62169462A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62169462A JPS62169462A JP61011693A JP1169386A JPS62169462A JP S62169462 A JPS62169462 A JP S62169462A JP 61011693 A JP61011693 A JP 61011693A JP 1169386 A JP1169386 A JP 1169386A JP S62169462 A JPS62169462 A JP S62169462A
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- JP
- Japan
- Prior art keywords
- clock
- line
- chip
- clock signal
- original
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はり［１ツクバツフアを備える半導体集積回路に
関し、特にチップの外部から供給される１ないし２以上
の原クロック信号を入力したクロックバッファが出力す
るクロック信号によって動作する開明型の半導体集積回
路に関する。
関し、特にチップの外部から供給される１ないし２以上
の原クロック信号を入力したクロックバッファが出力す
るクロック信号によって動作する開明型の半導体集積回
路に関する。
一般にシフトレジスタ胃を含む集積回路では、外部から
原クロック信号を人力してり［」ツクバッファに入力し
、り１コツクバツフアは２相のクロック（３弓を集積回
路のチップ内部のトランジスタなどに供給して集積回路
全体を動作させろ、所謂内部同明方式が用いられる。
原クロック信号を人力してり［」ツクバッファに入力し
、り１コツクバツフアは２相のクロック（３弓を集積回
路のチップ内部のトランジスタなどに供給して集積回路
全体を動作させろ、所謂内部同明方式が用いられる。
第４図に従来の同期型集積回路のチップのＪ、ｌ、ｉ成
を正面図で示り。なお、以下の図面の説明にＪ３いて同
一要素には同一符号を何する。集積回路のチップ１に入
力した原クロック信８２はクロックバッファ３に供給さ
れる。り「）ツタバッファ３は２相のり［−１ツク信弓
φ及びφをそれぞれのり［］ツクライン３１及び３２に
出力する。しかるに、クロックバッファ３に接続するク
ロックライン３１゜３２はライン抵抗及び配線容ＨＨを
右した分布定数回路を（に成する。
を正面図で示り。なお、以下の図面の説明にＪ３いて同
一要素には同一符号を何する。集積回路のチップ１に入
力した原クロック信８２はクロックバッファ３に供給さ
れる。り「）ツタバッファ３は２相のり［−１ツク信弓
φ及びφをそれぞれのり［］ツクライン３１及び３２に
出力する。しかるに、クロックバッファ３に接続するク
ロックライン３１゜３２はライン抵抗及び配線容ＨＨを
右した分布定数回路を（に成する。
第５図にクロックラインの等価回路を示す。クロックラ
イン３１．３２は通常、ラインの抵抗を他力減少させる
為にアルミニウム配線が用いられるが、集積回路の規模
が大規模化した場合には、クロックラインが長くなり、
ラインの抵抗４が照υ１できなくなる。また、アルミニ
ウム配線の面積を拡大するとそれに応じて配線容量５が
増大する。
イン３１．３２は通常、ラインの抵抗を他力減少させる
為にアルミニウム配線が用いられるが、集積回路の規模
が大規模化した場合には、クロックラインが長くなり、
ラインの抵抗４が照υ１できなくなる。また、アルミニ
ウム配線の面積を拡大するとそれに応じて配線容量５が
増大する。
このため、第４図において、クロックバッファ３の出力
部分でクロック信号φ、φは、クロックライン３１．３
２の末端部分ではラインのＲＣ分布定数の影響によりク
ロック信号が遅延するとともに、波形歪が加わって異な
ったクロック信号φ′及びφ′となる。その結果、信号
匠延し、かつ立上り時間（ｔｒ）及び立下り時間（ｔｆ
）が増加したクロック信号が、ラインの末端部分に設け
られたトランジスタ等に供給されることとなる。
部分でクロック信号φ、φは、クロックライン３１．３
２の末端部分ではラインのＲＣ分布定数の影響によりク
ロック信号が遅延するとともに、波形歪が加わって異な
ったクロック信号φ′及びφ′となる。その結果、信号
匠延し、かつ立上り時間（ｔｒ）及び立下り時間（ｔｆ
）が増加したクロック信号が、ラインの末端部分に設け
られたトランジスタ等に供給されることとなる。
この為、大規模集積回路が例えばシフト・レジスタであ
る場合にはデータに扱りが生じることとなる。
る場合にはデータに扱りが生じることとなる。
即ち、集積回路の誤動作の原因となり、動作の安定性に
欠けるという問題が生じている。
欠けるという問題が生じている。
一方、かかる問題を解決づる為には、分布定数回路であ
るクロックラインのライン抵抗もしくは配線容ｈ１を小
さくすればよいのであるが、ライン抵抗を減少させる為
にはアルミニウム配線の配線幅を拡げることとなり、配
線面積が拡大し、結果として配線容量が増加してしまう
という背反関係があり、根本的な解決とならない。
るクロックラインのライン抵抗もしくは配線容ｈ１を小
さくすればよいのであるが、ライン抵抗を減少させる為
にはアルミニウム配線の配線幅を拡げることとなり、配
線面積が拡大し、結果として配線容量が増加してしまう
という背反関係があり、根本的な解決とならない。
本発明は上記の従来技術の問題点を解決するためなされ
たもので、半導体集積回路のチップ面積を拡大すること
なく、クロックラインでのクロック信号の信号遅延、波
形の歪を改善し、動作安定性に優れた半導体集積回路を
提供することを目的とする。
たもので、半導体集積回路のチップ面積を拡大すること
なく、クロックラインでのクロック信号の信号遅延、波
形の歪を改善し、動作安定性に優れた半導体集積回路を
提供することを目的とする。
上記の目的を達成するために本発明は、チップに２個以
上のクロックバッファを配設し、各クロックバッファに
外部から原クロック信号を供給し、クロックバッファの
出力するクロック信号をクロックラインに供給するとと
もに、クロックラインには同相のクロック信号を出力す
る２以上のクロックバッファを接続した半導体集積回路
を提供するものである。
上のクロックバッファを配設し、各クロックバッファに
外部から原クロック信号を供給し、クロックバッファの
出力するクロック信号をクロックラインに供給するとと
もに、クロックラインには同相のクロック信号を出力す
る２以上のクロックバッファを接続した半導体集積回路
を提供するものである。
以下、添付図面の第１図及び第２図を参照して本発明の
一実施例を説明する。なＪ３、同一要素には同一符号を
何してその説明の重複をさけている。
一実施例を説明する。なＪ３、同一要素には同一符号を
何してその説明の重複をさけている。
第１図は一実施例の構成を示り゛チップの正面図である
。半導体集積回路のチップ１０の４辺には、それぞれの
辺の中央近傍にクロックバッファ２０と配設するととも
に、各クロックバッファ２０にはチップの外部から供給
される原クロック信号２が原クロック信号ライン２５を
介して入力されている。第１図の実施例では原クロック
信号ライン２５はチップ１０を周回する開ループ構成と
なっている。各り［１ツクバツフア２０から出力する二
相のクロック信号φ及びφは、チップ１０上に構成され
たφ用クロックライン３０及びφ用クロックライン４０
に供給されている。ここで本実前１シｊのクロックライ
ン３０及び４０は、チップの４辺に配置されたクロック
バッファ２０の同相なりロック信号出力をそれぞれ共通
に接続して開放端を（ｉざない構成となっている。即ち
、各クロックライン３０及び４０には、その両端にクロ
ックバッファ２０が接続されている。
。半導体集積回路のチップ１０の４辺には、それぞれの
辺の中央近傍にクロックバッファ２０と配設するととも
に、各クロックバッファ２０にはチップの外部から供給
される原クロック信号２が原クロック信号ライン２５を
介して入力されている。第１図の実施例では原クロック
信号ライン２５はチップ１０を周回する開ループ構成と
なっている。各り［１ツクバツフア２０から出力する二
相のクロック信号φ及びφは、チップ１０上に構成され
たφ用クロックライン３０及びφ用クロックライン４０
に供給されている。ここで本実前１シｊのクロックライ
ン３０及び４０は、チップの４辺に配置されたクロック
バッファ２０の同相なりロック信号出力をそれぞれ共通
に接続して開放端を（ｉざない構成となっている。即ち
、各クロックライン３０及び４０には、その両端にクロ
ックバッファ２０が接続されている。
上記実施例によれば、原クロック信号２は原クロック信
号ライン２５を介してチップ１０に配設されたクロック
バッファ２０に入力し、クロック信号φ及びφを出力す
る。出力したクロック信号はり［１ツクライン３０及び
４０を介してチップ１ｏ上に配設された図示しないトラ
ンジスタ等の半導体装置に供給される。しかるに、任愚
のあるクロックバッファ２０からクロックライン３０又
は４０に供給されたクロック信号φ又はφは、同１１！
ｆにそのクロックラインの最遠隔地点にある他のクロッ
クバッファからもクロック信号φまたはψとしてクロッ
クラインに供給されている。その結集、クロックバッフ
ァから見たクロックライン上での電気的な最遠隔地点は
り（コツクラインのほぼ中間部分になる。即ち、実質上
、クロックラインの長さはクロックラインの片端部にの
みクロックバッファが設けられている従来技術に比較し
て、約半分に短縮されたと同じこととなる。従って、ク
ロック信号がクロックラインの分布定数回路の影響によ
り信号遅延し波形歪を生じる度合いは、従来技術に比較
して１７２以下に減少し、チップ１０に配設された１〜
ランジスタ等の半導体装置には質のよいクロック信号が
供給でき、大規模な集積回路を安定に動作させる事が可
能となるものである。
号ライン２５を介してチップ１０に配設されたクロック
バッファ２０に入力し、クロック信号φ及びφを出力す
る。出力したクロック信号はり［１ツクライン３０及び
４０を介してチップ１ｏ上に配設された図示しないトラ
ンジスタ等の半導体装置に供給される。しかるに、任愚
のあるクロックバッファ２０からクロックライン３０又
は４０に供給されたクロック信号φ又はφは、同１１！
ｆにそのクロックラインの最遠隔地点にある他のクロッ
クバッファからもクロック信号φまたはψとしてクロッ
クラインに供給されている。その結集、クロックバッフ
ァから見たクロックライン上での電気的な最遠隔地点は
り（コツクラインのほぼ中間部分になる。即ち、実質上
、クロックラインの長さはクロックラインの片端部にの
みクロックバッファが設けられている従来技術に比較し
て、約半分に短縮されたと同じこととなる。従って、ク
ロック信号がクロックラインの分布定数回路の影響によ
り信号遅延し波形歪を生じる度合いは、従来技術に比較
して１７２以下に減少し、チップ１０に配設された１〜
ランジスタ等の半導体装置には質のよいクロック信号が
供給でき、大規模な集積回路を安定に動作させる事が可
能となるものである。
また、クロックバッファの駆動能力は、従来技術での１
ケのクロックバッファで全てのクロックラインにクロッ
ク信号を供給していた場合に比較して約１７４で済むこ
ととなる。この結果、チップ１０の４辺に設けられたク
ロックバッファ２０の構成に必要なチップ上の面積は、
従来技術に比較しＣ約１７４でよいこととなる。従って
、クロックバッファ２０は小型かつ分散してチップ上に
設けることが可能なので、チップの構成がレイアウトの
点からも便宜となる。なお、クロックバッファはチップ
の周辺に配設される必要はなく、チップ上の任意な位置
に配置することかできる。
ケのクロックバッファで全てのクロックラインにクロッ
ク信号を供給していた場合に比較して約１７４で済むこ
ととなる。この結果、チップ１０の４辺に設けられたク
ロックバッファ２０の構成に必要なチップ上の面積は、
従来技術に比較しＣ約１７４でよいこととなる。従って
、クロックバッファ２０は小型かつ分散してチップ上に
設けることが可能なので、チップの構成がレイアウトの
点からも便宜となる。なお、クロックバッファはチップ
の周辺に配設される必要はなく、チップ上の任意な位置
に配置することかできる。
第２図は本発明の他の実施例の＠価回路を示す回路図で
あり、第３図はチップにおける配置を示す図である。チ
ップ上に配設された２個のクロックバッファ２０には、
原クロック信号２が原クロック信号ライン２５を介して
供給されている。
あり、第３図はチップにおける配置を示す図である。チ
ップ上に配設された２個のクロックバッファ２０には、
原クロック信号２が原クロック信号ライン２５を介して
供給されている。
クロック信号φ用のクロックライン３０及びφ用クロッ
クライン４０の両端にはクロックバッファ２０が接続さ
れている。φ用クロックライン３０及びφ′用クロック
ライン４０はそれぞれ分布定数回路を形成し、ライン抵
抗３／１．７Ｉ４及び配線容ｆｉｉ３５．４５を有して
いる。
クライン４０の両端にはクロックバッファ２０が接続さ
れている。φ用クロックライン３０及びφ′用クロック
ライン４０はそれぞれ分布定数回路を形成し、ライン抵
抗３／１．７Ｉ４及び配線容ｆｉｉ３５．４５を有して
いる。
また、原クロック信号ライン２５も同様に分析定数回路
を形成し、ライン抵抗２５４及び配線容ｆｆ１２５５を
有する。
を形成し、ライン抵抗２５４及び配線容ｆｆ１２５５を
有する。
本実施例ににれば、クロックライン３０及び４０には両
端に接続するクロックバッファ２０からクロック信号φ
及びφが供給され、それぞれのクロックライン上でのク
ロック信号が最大に遅延し、かつ最大に波形歪を受ける
部分は、クロックラインの中央部分になる。しかるに、
上記中央部分から見ればり１コツクラインの有Ｍ゛る分
布定数であるライン抵抗３４．４４及び配線容Ｆｒ１３
５゜４５は、クロックライン全長の１／２の長さを有し
、かつ並列に接続された分布定数回路のライン抵抗及び
配線容量に相当する。その結果、従来のクロックライン
の片端にのみクロックバッファを設けた場合と比較して
信号遅延及び波形歪を大幅に改善できることとなる。
端に接続するクロックバッファ２０からクロック信号φ
及びφが供給され、それぞれのクロックライン上でのク
ロック信号が最大に遅延し、かつ最大に波形歪を受ける
部分は、クロックラインの中央部分になる。しかるに、
上記中央部分から見ればり１コツクラインの有Ｍ゛る分
布定数であるライン抵抗３４．４４及び配線容Ｆｒ１３
５゜４５は、クロックライン全長の１／２の長さを有し
、かつ並列に接続された分布定数回路のライン抵抗及び
配線容量に相当する。その結果、従来のクロックライン
の片端にのみクロックバッファを設けた場合と比較して
信号遅延及び波形歪を大幅に改善できることとなる。
なお、原クロック信号ライン２５も分布定数回路である
ので原クロック信号に信号遅延や波形の歪が生じるが、
原クロック信＠２゛５の配線容量がクロックラインの配
線容■に比べて１７１０以下程度に小さいので、影響が
ほと／υどなく無視できるものである。
ので原クロック信号に信号遅延や波形の歪が生じるが、
原クロック信＠２゛５の配線容量がクロックラインの配
線容■に比べて１７１０以下程度に小さいので、影響が
ほと／υどなく無視できるものである。
以上、本発明の実施例を図面を参照して説明したが、上
記説明は何ら本発明を限定するものではない。クロック
バッファの数は２ないし４に限られることなく任意の数
でよい。なＪ３、クロックライン上の任意の地点から見
たクロックバッファまでの実質的クロックライン長を平
均化するようにクロックバッファ及びクロックラインを
配設すれば、クロック信号の質的向上が図れ、大規模集
積回路の動作安定性をより一層向上させることができる
。また、同相のクロック信号を供給するクロックライン
は１回路での構成に限られず、分離した複数の回路形態
としてもよい。また、原クロック信号は１ないし２以上
でＪ：い。
記説明は何ら本発明を限定するものではない。クロック
バッファの数は２ないし４に限られることなく任意の数
でよい。なＪ３、クロックライン上の任意の地点から見
たクロックバッファまでの実質的クロックライン長を平
均化するようにクロックバッファ及びクロックラインを
配設すれば、クロック信号の質的向上が図れ、大規模集
積回路の動作安定性をより一層向上させることができる
。また、同相のクロック信号を供給するクロックライン
は１回路での構成に限られず、分離した複数の回路形態
としてもよい。また、原クロック信号は１ないし２以上
でＪ：い。
以上の如く本発明では、チップに２個以上のクロックバ
ツフアを分散して配設し、外部からの原クロック信号を
各クロックバッファに供給するとともに、各クロックバ
ッファの出力り−る同相のクロック信号をそれぞれのク
ロックバッファを相互に接続するクロックラインに供給
り”るようにしたので、クロック信号の信号遅延及び波
形歪を大幅に改善し、動作安定性に優れた半導体集積回
路を提供できる。
ツフアを分散して配設し、外部からの原クロック信号を
各クロックバッファに供給するとともに、各クロックバ
ッファの出力り−る同相のクロック信号をそれぞれのク
ロックバッファを相互に接続するクロックラインに供給
り”るようにしたので、クロック信号の信号遅延及び波
形歪を大幅に改善し、動作安定性に優れた半導体集積回
路を提供できる。
第１図は本発明の一実施例の構成を示づ大規模集積回路
のチップの正面図、第２図は他の実施例の′ｖＩＩＩ１
１回路を示寸回路図、第３図はチップにあ（プる配量を
説明する図、第４図は従来技術の１１？Ｊ成を示づ°チ
ップ正面図、第５図は従来技術の専価回路を示す回路図
で、ある。 ２・・・原クロック信舅、１０・・・チップ、２０・・
・クロックバッファ、２５・・・原クロック信号ライン
、３０・・・φ用クロックライン、４０・・・φ用クロ
ックライン。 出願人代理人 ’Ｊｉ 藤 −が【第１図 第２図
のチップの正面図、第２図は他の実施例の′ｖＩＩＩ１
１回路を示寸回路図、第３図はチップにあ（プる配量を
説明する図、第４図は従来技術の１１？Ｊ成を示づ°チ
ップ正面図、第５図は従来技術の専価回路を示す回路図
で、ある。 ２・・・原クロック信舅、１０・・・チップ、２０・・
・クロックバッファ、２５・・・原クロック信号ライン
、３０・・・φ用クロックライン、４０・・・φ用クロ
ックライン。 出願人代理人 ’Ｊｉ 藤 −が【第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、原クロック信号をチップ内部に入力する入力手段と
、チップ内部に分散して配置され、前記原クロック信号
にもとづいてクロック信号を出力する複数のクロックバ
ッファと、前記原クロック信号を前記複数のクロックバ
ッファに伝送する原クロック伝送線と、前記複数のクロ
ックバッファのそれぞれに接続され、同相の前記クロッ
ク信号の供給を受けるクロックラインとを備える半導体
集積回路。 ２、クロックバッファが原クロック信号にもとづいて２
相のクロック信号を出力する特許請求の範囲第１項記載
の半導体集積回路。 ３、原クロック伝送線がチップ内部の集積回路の外側部
分に配設されている特許請求の範囲第１項記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61011693A JPS62169462A (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61011693A JPS62169462A (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169462A true JPS62169462A (ja) | 1987-07-25 |
Family
ID=11785111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61011693A Pending JPS62169462A (ja) | 1986-01-22 | 1986-01-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03110859U (ja) * | 1990-02-27 | 1991-11-13 |
-
1986
- 1986-01-22 JP JP61011693A patent/JPS62169462A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03110859U (ja) * | 1990-02-27 | 1991-11-13 |
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