JPH07168645A - チップ上クロックスキューの制御方法、及び、その装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 時計信号に起きるクロックスキューを可能な
限り制限して、集積回路チップ上において時計信号を分
配する。 【構成】 集積回路チップ１２上に形成されたクロック
ディバイス（例えば、フリップフロップ）を作動させる
ために用いられる親時計信号は、第１及び第２のクロッ
ク経路を有する。第１のクロック経路は、横方向に伸延
する分岐経路を有する直線トランク経路である。クロッ
クトランクは、緩衝回路を介して、両端部において親時
計によってドライブされ、そして、内部ディバイスは、
時計信号を受け取るために、分岐経路に結合される。第
２の経路は、集積回路チップの周囲に近接して形成され
た閉ループを有する。クロックバッファ回路は、親時計
信号を受け取り、そして、その親時計信号を閉ループ経
路上の２つの点に供給する。閉ループ経路は、親時計を
入力／出力ディバイスにのみ伝達するために使われる。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】本発明は、一般的にデジタル装置に関
し、更に詳細には、集積回路チップ上においてクロック
スキューを最小限にするように親時計信号を分配するた
めの技術に関する。今日の超小型電子産業においては、
半導体集積回路の作成技術に驚異的な進歩を遂げ、個々
の集積回路チップ上に非常に多数のディバイスを作成す
ることに成功してきた。ただし、今日においては、非常
に大規模な集積性が達成可能であるにも拘わらず、この
種の集積回路チップは、これらを更に大型の設計に組込
み可能であるようにする意図を以て作成される。従っ
て、例えば、計算用システムは、回路ボードに取り付け
られた非常に大規模な集積（ＶＬＳＩ）回路チップを用
い、これらを相互に接続することによって形成されるこ
とが多い。この種システムは、時計信号のエッジ（縁）
に応答して状態が変化すクロックされたディバイス（例
えば、フリップフロップ、又は、他の双安定エレメン
ト）を有すると言う意味において同期式である。この種
の同期式システムにおいては、個々の（集積回路）ディ
バイス、又は、モジュールは、情報信号（例えば、デー
タ、制御信号、等々）を同期的に供給するか、或いは、
そのような情報的な制御信号を同期的に受け取ることが
望まれる場合が少なくない。即ち、信号は、時計信号の
エッジ（縁）に対する定常状態条件の下において存在す
るか、または、呈示される。

【０００２】ディバイス又はチップに供給される時計信
号の転送動作と、例えば、クロック転送の結果として起
きる出力信号の状態変化との間にスキュー（即ち、差
異）を生じるために、前記の動作を実施することは、容
易でない場合が多く、特に、高い周波数（例えば、メガ
ヘルツのレンジ）を使用する場合には容易でない。例え
ば、多数の内部（ディバイス内）時計負荷（フリップフ
ロップ）は、個々の時計負荷における遅延差のために、
対応する大きいチップ上スキュー及びチップ間スキュー
を引き起こす可能性がある。（システムレベルにおける
温度及び電源電圧の変動は無視出来る程度であるものと
仮定すると、チップ間スキューは、主として、半導体処
理過程に差があること、及び、チップによって時計負荷
の個数が同じでないことに起因する。）チップ上の個々
のディバイス間、並びに、チップ間におけるデータ信号
の適切な交換を保証するためには、スキューが制御され
なければならない。１つの解決方法は、各集積回路チッ
プ上に位相ロックループ（ＰＬＬ）を形成することであ
る。ＰＬＬは、多数の同期（位相関連）時計信号を生成
するために時計信号を受け取り、生成される時計信号
と、チップが受け取ったクロックとの間の厳密な位相関
係を維持するために作動するように構成することができ
る。上記以外の技法においては、１つのチップのＰＬＬ
に対して、他のチップの時計信号を受け取り、そして、
当該チップが利用するクロックと他のチップが利用する
クロックとの間に適切な位相関係を維持するように作動
することが要求されることがある。

【０００３】採用する技法に応じて、ＰＬＬディバイス
を使用することは、全然問題が無いわけではない。ＰＬ
Ｌを使用すると、チップに余分のピンを追加し、更に、
余分な個別部品（抵抗器、及び、ループフィルタ用コン
デンサ）を追加する必要を生じる場合も少なくない。同
様に、専用（ノイズ無し）アナログ電源および接地が、
設計上、必要とされることもある。他の方法は、一方の
時計様式（クロックレジーム）から、中間の時計様式を
介していま一方の時計様式へデータをパスすることであ
る。この場合にも、中間時計様式を実現するために、追
加回路が要求される。

【０００４】

【発明の構成】本発明は、当該チップ上において時計信
号に生じる可能性のある最大スキューを制限し、その結
果として、多重チップシステムにおける最大チップ間ス
キューを制限する方法により集積回路チップ上の時計信
号を配分するための技術に関する。広い意味において、
本発明は、当該チップの入力端子において時計信号を受
け取り、そして、当該時計信号を２つの個別クロック経
路、即ち、直線経路及び閉ループ経路に伝達するため
に、チップ上に２組の個別クロックドライバー回路を形
成することを含む。両経路には、２つの点におて時計信
号が供給される、即ち、直線経路は、その２つの端部に
おいて時計信号を受け取り、また、閉ループ経路は、実
質的に経路上の正反対の位置を占める２つの点におい
て、時計信号を受け取る。本発明の好ましい実施例にお
いて、チップからデータを転送し、或いは、チップに伝
達されたデータを受け取るためのクロックされた入力／
出力（Ｉ／Ｏ）ディバイス（例えば、フリップフロッ
プ）は、全て閉ループ経路に近接そて配置され、そし
て、それらの時計入力は、閉ループ通路によって伝達さ
れた時計信号を受け取るために結合されている。他の全
てのクロックされたディバイス（「内部ディバイス」）
の時計入力は、（直線経路から）横方向に伸延する分岐
経路により、直線経路の結合されている。

【０００５】更に、閉ループ経路は、特定の前以て決定
済みの負荷を時計信号に提供するように構成されてい
る。従って、本発明に従って使用される特定の集積回路
が、前以て決定済みの負荷を提供するに充分なクロック
Ｉ／Ｏディバイスを備えて以内場合には、ダミーロード
（擬似負荷）が用いられる。本発明により、多数の利点
が達成される。例えば、ＰＬＬを用いる技法において必
要とされるような余分のピンを集積回路チップに追加す
ることなしに、チップ上及びチップ間スキューを最小限
にすることができる。また、余分な個別部品（抵抗器、
コンデンサ）、または、余分なディバイスを必要としな
いばかりでなく、余分な電源及び接地も必要としない。
添付図面を参照しながら本発明に関する次の詳細な説明
を読めば、当該技術分野に熟練した者にとって、以上の
利点及び他の利点は明白になるはずである。

【０００６】

【実施例】図１は、参照番号１０によって表される回路
ボードの概略を示す。回路ボード１０は、全体が１つの
デジタルシステムであるか、又は、大型デジタルシステ
ムの一部であっても差し支えない。ここでは、説明を簡
単にするために、回路ボード１０は、多数の集積回路チ
ップ１２（１２ａ、１２ｂ、．．．、１２ｉ、．．．、
１２ｎ）を備えるものとする。チップのうちの幾つか
は、特に形成された製品、即ち、特定用途集積回路（Ａ
ＳＩＣ）であっても差し支えなく、一方、他のチップ
は、例えば、マイクロプロセッサ、同期ランダムアクセ
スメモリー、及び／又は、これらの類似製品のような一
般的に市販されている既製のディバイスであっても差し
支えない。チップ間データ伝達を行うために、幾つかの
集積回路チップ１２を相互接続するデータラインは、図
１には図示されない。同様に、ボード１０はクロックゼ
ネレータ１４を備え、このゼネレータは、同期的動作の
ために、クロックバス１６を介して集積回路チップ１２
の各々に供給される親時計信号（Ｍ＿ＣＬＫ）を生成す
る。（図１には図示されていないが、クロックゼネレー
タ１４からチップ１２の各々までの経路１６は個別に形
成され、そして、クロックゼネレータ１４に対するチッ
プ１２の配置場所に無関係に、長さが等しい。）集積回
路チップ１２、或いは、これらのチップの少なくとも幾
つかは、例えば、時計入力がロー状態からハイ状態に、
または、ハイ状態からロー状態に状態遷移する場合に、
データ入力に供給される状態情報を受け取り、そして、
保持するフリップフロップのような、エッジ（縁）によ
ってトリガされ、クロックされるディバイスを含むもの
とする。

【０００７】クロックされるディバイスを有するこれら
の集積回路チップ１２は、種々の動作を遂行するため
に、クロックゼネレータ１４からのＭ＿ＣＬＫ信号を受
け取る際に同期的に作動するように、形成される。それ
らの動作によって得られる結果、即ち、データ又は制御
信号は、特定の集積回路チップ１２によって、他の集積
回路チップの１つ又は複数のチップに伝達可能である。
従って、特定の集積回路チップの出力信号は、それに供
給されるＭ＿ＣＬＫ信号に関係するが、位相差（即ち、
スキュー）を持つ状態を変化させる。本発明によって最
小限にしようとする対象がこのスキューである。本発明
を採用した集積回路チップ１２の１つ（例えば、集積回
路チップ１２ａ）を図２に示す。図２に示すように、集
積回路チップ１２ａは、クロックバス１６によって伝達
されるＭ＿ＣＬＫ信号を受け取るために集積回路チップ
１２ａの周囲２２に形成された入力パッド２０を備え
る。入力パッド２０は、Ｍ＿ＣｆＫ信号を伝達するため
に、１対のプリドライバー回路２６（２６ａ，２６ｂ）
に結合される。その結果として、プリドライバー回路２
６は、それぞれ、２組のドライバー回路２８ａ、３０
ａ、及び、２８ｂ、３０ｂに結合される。ドライバー回
路２８は、集積回路チップ１２ａの中心に実質的に形成
され線状経路（ラインパス）３６の反対の端部３３をド
ライブするために並列接続された１対のドライバーを有
する。ドライバー回路は、相互に対角的に正反対側に位
置する点において閉ループ経路３４に接続される。

【０００８】好ましくは、図２に示すように、閉ループ
経路３４は、集積回路チップ１２ａの周囲に近接して形
成される。同様に、ドライバー回路３０は、ドライバー
３０の１つの接続点から他方の点までの物理的距離が、
ループに沿って移動する方向に無関係に実質的に等しく
なるように、閉ループ経路３４上の点において接続され
ることが好ましい。Ｉ／Ｏディバイス（説明を簡単にす
るために、少数のこの種ディバイスのみが、フリップフ
ロップ４０及び４２として図示される）は、閉ループ経
路３４に近接して配置されることが好ましい。フリップ
フロップ４０は、入力ディバイスを表し、そして、レシ
ーババッファ４１を介してデータを受け取るために接続
され、このデータは、入力（或いは、入力／出力）端子
４４に供給される。同様に、４２によって表されるＩ／
Ｏクロックディバイスのデータ出力（Ｑ）は、バッファ
／ドライバー回路４３を介して出力（或いは、入力／出
力）パッド４６に結合される。時計入力（直角対面三角
形として表示）は、トリビュータリ（分岐接続）３５に
よって閉ループ経路３４に接続される。例えば、ディバ
イス４０及び４２のような内部ディバイス（即ち、Ｉ／
Ｏディバイスでないこれらのクロックされるディバイ
ス）は、フリップフロップ４６、４８、５０、及び、５
２として表わされる集積回路１２の外部の点に対して、
情報を直接受け取り、或いは、情報を直接伝達すること
はない。内部ディバイスの時計入力は、横方向に伸延す
るトリビュータリ（分岐接続）３７によって、直線経路
３６に結合される。

【０００９】本発明は、２５ＭＨｚ時計信号を扱うよう
に設計された。当該技術分野における熟練者にとっては
周知であるように、前記周波数の時計信号を点間伝達す
る場合には、当該時計信号には極めて僅かなスキューが
導入されるに過ぎない。上記の理由から、入力パッド２
０からプリドライバー回路２６ａ及び２６ｂまで時計信
号を伝達するために集積回路チップ上に形成される経路
は等距離でなければならない。従って、図２に示すよう
に、入力パッド２０からの経路は、集積回路チップ１２
上において中央面積部分まで設けられ、ここで、当該パ
ッド２０から各々の増幅器２６ａ及び２６ｂまでの実際
の距離が等しくなるように、分岐される。更に、経路２
１の２つの分岐部分は、トランクパス（幹経路）３６か
ら５００ミクロン未満の距離Ａだけ離れていることが好
ましい。ドライバー回路３０は、前以て決定済みの時計
負荷をドライブするように設計されている。Ｉ／Ｏディ
バイス（例えば、フリップフロップ４０−４２）の実際
の個数が、これらによって形成される負荷が前以て決定
済みの所定の時計負荷よりも小さくなるような個数であ
る場合には、ドライバー３０の設計対象とされた負荷に
実質的に等しい等価負荷を設定するために、「ダミー」
ロード（擬似負荷）（例えば、作動機能を持たないイン
バータ）が付加される。

【００１０】ドライバーペア（対）２８ａ及び２８ｂ
も、特定負荷であるようにに設計されている。ただし、
ダミーロードは、直線経路３６用には使用されず、実際
の負荷（即ち、直線経路３６に実際に結合される時計入
力の個数）が前以て決定済みの値よりも小さい場合に
は、ドライバーの出力から対のうちの各ドライバーの直
線経路３６までの経路は、一方のドライバーだけが直線
経路の各末端３３に時計信号を伝達するように、切断さ
れる。勿論、逆に、負荷が前以て決定済みの量より大き
い場合には、各ペアの双方のドライバーは、時計信号を
末端３３に結合する。幾らかのクロックスキューが、集
積回路チップ１２ａに存在することは避けられない。例
えば、直線経路３６の一方または他方の末端３３に供給
された時計信号と、１つの末端３３から最も遠く離れた
点、即ち、トリビュータリ（分岐接続）３７’の端部の
点Ｂに現れる時計信号との間にはスキューがあるはずで
ある。これは、最大の「内部クロックスキュー」であ
る。同様に、時計信号が閉ループ３４に供給される点Ｃ
（或いはＣ’）からの最も遠い点に相当する閉ループ経
路３４のトリビュータリ３５’の端部に、点Ｄが存在す
る。閉ループ経路に現れる最大スキュー（Ｉ／Ｏ信号）
は、この種の点Ｃ（或いはＣ’）と点Ｄとの間に現れ
る。Ｉ／Ｏディバイス（例えば、フリップフロップ４
０）から内部ディバイス（例えば、フリップフロップ４
６）まで、前以て決定済みの時間だけ遅延させて情報を
転送しようとする場合には、前記のスキューを考慮しな
ければならない。この遅延を起こさせるにはインバータ
５４が用いられる。

【００１１】インバータ５４によって得られる遅延量
は、遭遇する最大および最小クロックスキューに依存す
る。これについて説明するには、閉ループ３４によって
伝達されるＩ／Ｏクロックの１つのパルス６０、及び、
直線経路３６およびその関連分岐接続によって伝達され
るパルス６２を示す図３を用いる。先ず、Ｉ／Ｏクロッ
クについて考察することとし、最大および最小クロック
スキュー遅延６４および６６は、それぞれ、クロックが
閉ループ経路３４に供給されるＣ点、及び、供給点から
最も遠い距離に所在するＤ点に現れる。同様に、内部ク
ロック６２のクロックスキューの最小クロック遅延７０
は、直線経路３６の末端点３３に現れる、そして、最大
クロック遅延７２は、直線経路３６の端部からの最も遠
いＢ点（分岐接続３７’の端部）に現れる。図３に示す
ように、Ｉ／Ｏクロックパルス６０は、内部クロックパ
ルス６２よりも進んでいないこともあるが、殆ど全期間
中、内部クロックパルス６２よりも進んでいる。更に、
転送されつつある情報を受け取る内部ディバイスの「ホ
ールドタイム（保持時間）」（即ち、当該ディバイスに
おいてデータを受け入れるクロックエッジ（縁）を受取
った後においてデータが有効状態を保持しなければなら
ない最小時間）について考慮しなければならない。従っ
て、クロックされたＩ／Ｏディバイス（例えば、フリッ
プフロップ４０）からクロックされた内部ディバイス
（例えば、フリップフロップ４６）まで、情報が適切に
転送されることを保証するために遅延エレメント５４に
よって得られる最小遅延は、内部クロックの最大遅延７
２、及び、クロックされた内部ディバイスに対する最大
保持時間からＩ／Ｏディバイスの最小スキューを差し引
いた値、及び、クロック遷移のＩ／Ｏディバイスのデー
タ（Ｑ）出力にデータを転送するために要する時間か
ら、クロックされたＩ／Ｏデータ出力（Ｑ）からクロッ
クされた内部ディバイスのデータ入力（Ｄ）までデータ
を転送するために要する最小遅延を差し引いた時間によ
って決定される。

【００１２】最終的には、内部クロックディバイスは、
クロックされたＩ／Ｏディバイスに情報がロードされた
後の１クロック周期中に、クロックされたＩ／Ｏからの
情報を受け取る。遅延５４を配置することにより、上記
の分析が行われることを条件に、データが適切に転送さ
れることが保証される。内部クロックディバイス（例え
ば、ディバイス５２）からＩ／Ｏ時計ディバイス（ディ
バイス４２）へのデータ移動を決定するために、同様の
分析を実施することができる。内部クロックによってデ
ータがクロックアウトされた後におけるクロックサイク
ル用としてＩ／Ｏクロックを用いることができるので、
転送されつつある信号を定着するために、少なくとも１
クロックサイクルの余裕がある（クロックサイクルタイ
ムに比較してクロックスキューが小さいものと仮定す
る）。従って、内部クロックディバイスから情報を受け
取るＩ／Ｏクロックディバイスのためのデータセットア
ップ時間に関しては、必要条件を侵害する恐れはない。

【図面の簡単な説明】

【図１】信号源から親時計信号を受け取る多数の集積回
路チップを備えた回路ボード等の概略構成図である。

【図２】本発明に従って集積回路チップ上に形成された
クロック配分経路を示す概略図である。

【図３】 本発明に従い、入力／出力ディバイスから内
部ディバイスまでデータを伝達するために生じる遅延を
示すタイミング信号を表す概略図である。

【符号の説明】

１０ 回路ボード １２ 集積回路チップ ２０ 入力パッド ２２ プリドライバー ３０ ドライバー回路 ３４ 閉ループ経路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 キニング クワン アメリカ合衆国 カリフォルニア州 95148 サン ホセ ローリングサイド ドライヴ 3520

Claims (5)

【特許請求の範囲】
1. 【請求項１】 集積回路チップ上に形成された複数のク
   ロックされたディバイスに供給される親時計信号を分配
   するためのシステムにおいて、前記の複数のクロックさ
   れたディバイスは、集積回路チップと当該集積回路チッ
   プに対して外部のエレメントとの間で伝達されたデータ
   を一時的に記憶するためのクロックされた入力／出力デ
   ィバイス及びクロックされた内部ディバイスを有し、 親時計信号を受け取るために集積回路チップ上に形成さ
   れた入力手段と、 第１の時計信号を伝達するために集積回路チップ上にそ
   の周囲に近接して形成された第１の経路とを有し、前記
   の第１の経路は閉ループとして構成され、 集積回路チップ上において当該集積回路チップの実質的
   な中央部に形成された第２の経路を有し、前記の第２の
   経路は、トランク経路及びトランク経路から伸延する多
   数の分岐経路を有し、 親時計信号を第１の時計信号として第１の経路に伝達す
   るために入力手段と第１の経路を相互結合する第１クロ
   ックバッファ手段と、 親時計信号を第２の時計信号として第２の経路に伝達す
   るために入力手段と第２の経路を相互結合する第２クロ
   ックバッファ手段と、 第１の時計信号をクロックされた入力出力ディバイスに
   結合する第１の手段と、 多数の分岐経路の中から選定された経路をクロックされ
   た内部ディバイスの対応する経路に結合する第２の手段
   と、 を有することを特徴とするシステム。
2. 【請求項２】 第１の時計信号を作動可能に受け取るた
   めに複数のクロックされたディバイスの中の前以て決定
   済みの個数のディバイスが第１の経路と結合されること
   を特徴とする請求項１記載のシステム。
3. 【請求項３】 実際に多数のクロックされたディバイス
   が第１の経路に結合され、前記の実際の数が前以て決定
   済みの数より少なく、そして、前以て決定済みの数に等
   価である数を提供するために第１の経路に結合された回
   路手段を有することを特徴とする請求項２記載のシステ
   ム。
4. 【請求項４】 前記の分岐経路が、トランク経路から全
   般的に横方向に伸延するために集積回路チップ上に形成
   されるされることを特徴とする請求項１記載のシステ
   ム。
5. 【請求項５】 集積回路チップ上に形成されたクロック
   されたエレメントに供給される親時計信号を分配するた
   めの方法において、前記のクロックされたエレメントが
   入力／出力ディバイス及び内部ディバイスを有し、 集積回路チップ上に閉ループクロック伝達経路を形成す
   る過程を有し、第１の経路は集積回路チップの周囲に近
   接して従属するように形成され、 集積回路チップの実質的な中心部に全体的に直線状のク
   ロック伝達経路を形成し、そして、直線状のクロック伝
   達経路から伸延する複数の分岐経路を形成する過程と、 親時計を閉ループクロック伝達経路および直線クロック
   伝達経路に結合する過程と、 閉ループ経路に近接した場所に近接して集積回路チップ
   上に入力／出力ディバイスを形成し、そして、入力／出
   力ディバイスをそこに結合する過程と、 分岐経路の中の対応する経路に近接して内部ディバイス
   を形成し、そして、親時計信号を受け取るために、内部
   ディバイスをそろの結合する過程と、 を有することを特徴とする方法。