JPS62170100A - Ｒａｍ集積回路 - Google Patents
Ｒａｍ集積回路Info
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- JPS62170100A JPS62170100A JP61011350A JP1135086A JPS62170100A JP S62170100 A JPS62170100 A JP S62170100A JP 61011350 A JP61011350 A JP 61011350A JP 1135086 A JP1135086 A JP 1135086A JP S62170100 A JPS62170100 A JP S62170100A
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- JP
- Japan
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- signal
- register
- integrated circuit
- test
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Links
- 238000012360 testing method Methods 0.000 abstract description 32
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｌ（、ＡＭ集積回路に関する。
従来のＲＡＭ集積回路の機能試験はメモリ試験機を用い
て以下のように実施される。
て以下のように実施される。
メモリ試験機によりアドレス信号、リードライト信号、
ライトデータを発生させ、被験Ｒ，ＡＭ集積回路に入力
する。ＲＡＭ出力と同じくメモリ試験機によシ発生され
る期待値信号とをメモリ試験機が有するコンパレータに
より比較する。もし、一致しなければ機能不良と判定す
る。
ライトデータを発生させ、被験Ｒ，ＡＭ集積回路に入力
する。ＲＡＭ出力と同じくメモリ試験機によシ発生され
る期待値信号とをメモリ試験機が有するコンパレータに
より比較する。もし、一致しなければ機能不良と判定す
る。
第３図は従来のＲＡＭ集積回路ＭＯ’〜Ｍ３’を４つの
コンパレータＣＱ−０３を含むメモリ試験機ＴＭ’で試
験する場合について示したメモリ試験システムのシステ
ム構成図である。
コンパレータＣＱ−０３を含むメモリ試験機ＴＭ’で試
験する場合について示したメモリ試験システムのシステ
ム構成図である。
第３図に示すメモリ試験システムは、試験すべきＲＡＭ
集積回路ＭＯ’〜Ｍ３’の各々にメモリ試験機ＴＭ’か
らの入力信号群Ｉが接続される。また各々の出力信号Ｏ
Ｏ〜０３はメモリ試験機ＴＭ’が有するコンパレータＣ
Ｏ〜Ｃ３に接続され、期待値信号Ｅと比較され、その結
果をレジスタＲＯ〜几３に保持する。
集積回路ＭＯ’〜Ｍ３’の各々にメモリ試験機ＴＭ’か
らの入力信号群Ｉが接続される。また各々の出力信号Ｏ
Ｏ〜０３はメモリ試験機ＴＭ’が有するコンパレータＣ
Ｏ〜Ｃ３に接続され、期待値信号Ｅと比較され、その結
果をレジスタＲＯ〜几３に保持する。
このように、同時に試験できる几Ａ〜１集積回路の数は
メモリ試験機ＴＭ’が有するコンパレータの数に制限さ
れる。
メモリ試験機ＴＭ’が有するコンパレータの数に制限さ
れる。
しかしながら、このような上述した従来のＲＡＭ集積回
路の試験法の場合、メモリ試験機で同時に試験でさるＲ
Ａ Ｍの数はメモリ試験機に内蔵゛されるコンパレー
タの数に制限されるため、書込み内容の保持試験、耐α
線試験など長い試験時間が必要であり、しかも試験個数
が多い場合は対処でさないという欠点がある。
路の試験法の場合、メモリ試験機で同時に試験でさるＲ
Ａ Ｍの数はメモリ試験機に内蔵゛されるコンパレー
タの数に制限されるため、書込み内容の保持試験、耐α
線試験など長い試験時間が必要であり、しかも試験個数
が多い場合は対処でさないという欠点がある。
本発明のｆ（、Ａ Ｍ集積回路はＲＡＭ出力と外部より
入力される期待値信号とを比較するコンパレータと比較
の結果を記憶するレジスタを内蔵して構成される。
入力される期待値信号とを比較するコンパレータと比較
の結果を記憶するレジスタを内蔵して構成される。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
第１図に示す）ｔＡＭ集積回路は、ＲＡＭ集積回路本体
１と、試験用回路６とを含んで構成される。
１と、試験用回路６とを含んで構成される。
ＬＬ Ａ ｈｉ集積回路１は、従来のＲＡ Ｍ集積回路
と同一の＋１１４成をなすもので、メモリセルアレイ２
２行アドレスデコーダドライバ３２列アドレステコ−ラ
イトデータＤが与えられる。
と同一の＋１１４成をなすもので、メモリセルアレイ２
２行アドレスデコーダドライバ３２列アドレステコ−ラ
イトデータＤが与えられる。
リードライト信号Ｗが論理″′０＃のときはアドレス信
号ＡＯ−Ａ７で選択されたセルにライトデータＤが書き
込筐れる。また、リードライト信号Ｗが論理゛′１”の
ときはアドレス信号ＡＯ−Ａ７で選択されたセルの内容
がＲＡＭ出力Ｏとして読み出される。
号ＡＯ−Ａ７で選択されたセルにライトデータＤが書き
込筐れる。また、リードライト信号Ｗが論理゛′１”の
ときはアドレス信号ＡＯ−Ａ７で選択されたセルの内容
がＲＡＭ出力Ｏとして読み出される。
従来の試験では、ＲＡＭ出力０と期待値信号とをメモリ
試験機のコンパレータで比較している。
試験機のコンパレータで比較している。
本発明のＲＡＭ集積回路が内蔵している試験用回路６は
コンパレータＣおよび試験結果を記憶するレジスタＲと
で構成されている。
コンパレータＣおよび試験結果を記憶するレジスタＲと
で構成されている。
コンパレータＣの入力の一万にはＲＡＭ出力０が供給さ
れ、他方には外部から与えられる期待値信号Ｅが供給さ
れる。コンパレータＣはこれらの２つの入力が不一致の
場合に論理“０＃全出力する。この出力はレジスタＲに
供給される。レジスタ几は試験を開始する前にセット信
号Ｓによシ論理゛′１”をセットする。外部から入力さ
れるイネーブル信号Ｔは、論理パ１”で入力の内容がと
り込まれるが、レジスタ几は一度論理″′０″になった
らセット信号Ｓがない限りそれを保持するもので、試験
結果信号Ｆは試験中にＲＡＭ出力０と期待値信号Ｅの不
一致があった場合に限シ論理′０＃となり機能不良であ
ることが判明する。
れ、他方には外部から与えられる期待値信号Ｅが供給さ
れる。コンパレータＣはこれらの２つの入力が不一致の
場合に論理“０＃全出力する。この出力はレジスタＲに
供給される。レジスタ几は試験を開始する前にセット信
号Ｓによシ論理゛′１”をセットする。外部から入力さ
れるイネーブル信号Ｔは、論理パ１”で入力の内容がと
り込まれるが、レジスタ几は一度論理″′０″になった
らセット信号Ｓがない限りそれを保持するもので、試験
結果信号Ｆは試験中にＲＡＭ出力０と期待値信号Ｅの不
一致があった場合に限シ論理′０＃となり機能不良であ
ることが判明する。
次に、本発明のＲＡＭ集積回路の試験動作について説明
する。
する。
第２図は第１図に示すＲＡＭ集積回路を試験するだめの
メモリ試験システムの一例を示すシステムＮ４成図であ
る。
メモリ試験システムの一例を示すシステムＮ４成図であ
る。
第１図に示すメモリ試験システムは試験すべきＲＡＭ集
稍回路Ｍ Ｑ −Ｍ ３〜Ｍｎの各々にメモリ試験機Ｔ
Ｍが入力信号群１および期待値信号Ｅ、レジスタ全セッ
トするだめのセット信号δ、レジスタの動作可Ａｋ示す
イネーブル信号′１゛が供給される。
稍回路Ｍ Ｑ −Ｍ ３〜Ｍｎの各々にメモリ試験機Ｔ
Ｍが入力信号群１および期待値信号Ｅ、レジスタ全セッ
トするだめのセット信号δ、レジスタの動作可Ａｋ示す
イネーブル信号′１゛が供給される。
試ＦＡ結果は各々のＲＡＭ集積回路の外に接続された発
光ダイオードＬによシ検出する。試験の結果、不良の場
合は発光ダイオードＬが点灯し、該当するＲＡＭ集積回
路ＭＱ−Ｍｎｆ除去できる。
光ダイオードＬによシ検出する。試験の結果、不良の場
合は発光ダイオードＬが点灯し、該当するＲＡＭ集積回
路ＭＱ−Ｍｎｆ除去できる。
この場合、メモリ試験機ＴＭの入力信号ドライバの駆動
能力が許す限シ、多数のＲＡＭ集積回路を並列に接続し
て、同時に試験できる。
能力が許す限シ、多数のＲＡＭ集積回路を並列に接続し
て、同時に試験できる。
なお、検出方法は必すしも発光ダイオードＬによらなく
てもよい。
てもよい。
本発明のＲＡＭ集積回路は、メモリ試験機にあったコン
パレータとレジスタを内蔵することにより、多数のＲＡ
Ｍ集積回路を長時間試験する必要がある場合、メモリ試
験機からのアドレス信号。
パレータとレジスタを内蔵することにより、多数のＲＡ
Ｍ集積回路を長時間試験する必要がある場合、メモリ試
験機からのアドレス信号。
リードライト信号、ライトデータル］待値信号、セント
色号、イネーブル信号のそれぞれを多数のＲＡＭ集積回
路に並列に供給できるので、スループットを向上できる
という効果がある。
色号、イネーブル信号のそれぞれを多数のＲＡＭ集積回
路に並列に供給できるので、スループットを向上できる
という効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例を試験するためのメモリ試験システ
ムの一例を示すシステム構成図、第３図は従来の１（、
ＡＭ集積回路を試験するためのメモリ試験システムの一
例を示すシステム構成図である。 １・ ・ＲＡＭ集積回路本体、２ メモリセルアレイ
、３・・・・行アドレスデコーダドライバ、４・・・列
アドレステコーダドライバ、訃・・・・・書込み制御セ
ンスアンプ、ＡＱ〜Ａ７・・・・・アドレス信号、Ｗ
・・リードライト信号、Ｄ・・・ ライトデータ、０
、、、、− ＲＡ Ｍ出力、６・・・・・・試験用回路
、Ｃ・・・コンパレータ、Ｅ・ ・期待値信号、Ｒ・
レジスタ。 Ｓ・・・・・・セット信号、Ｔ・・・・・イネーブル信
号、Ｆ・・・・・・試験結果信号、 ＴＭ、’ｌ’Ｍ’
・・・・メモリ試験機、ＭＯ〜Ｍ３〜Ｍｎ、ＭＯ’〜Ｍ
３’・・・・・・ＲＡＭ集積回路、■・・・・・・入力
信号群、００〜０３・・・・・・ＲＡ Ｍ出力、ＣＱ−
Ｃ３・・ コンパレータ、ＲＯ〜Ｃ３・・ ・・レジス
タ、Ｓ・・セット信号、Ｔ ・イネーブル信号、Ｅ・＝
期待値信号、ＦＯ〜Ｆ３・・・試験結果信号、Ｌ・・・
・・・発代理人 弁理士 内 原 音 第 １ 図 茅 ３ 凹
第１図に示す実施例を試験するためのメモリ試験システ
ムの一例を示すシステム構成図、第３図は従来の１（、
ＡＭ集積回路を試験するためのメモリ試験システムの一
例を示すシステム構成図である。 １・ ・ＲＡＭ集積回路本体、２ メモリセルアレイ
、３・・・・行アドレスデコーダドライバ、４・・・列
アドレステコーダドライバ、訃・・・・・書込み制御セ
ンスアンプ、ＡＱ〜Ａ７・・・・・アドレス信号、Ｗ
・・リードライト信号、Ｄ・・・ ライトデータ、０
、、、、− ＲＡ Ｍ出力、６・・・・・・試験用回路
、Ｃ・・・コンパレータ、Ｅ・ ・期待値信号、Ｒ・
レジスタ。 Ｓ・・・・・・セット信号、Ｔ・・・・・イネーブル信
号、Ｆ・・・・・・試験結果信号、 ＴＭ、’ｌ’Ｍ’
・・・・メモリ試験機、ＭＯ〜Ｍ３〜Ｍｎ、ＭＯ’〜Ｍ
３’・・・・・・ＲＡＭ集積回路、■・・・・・・入力
信号群、００〜０３・・・・・・ＲＡ Ｍ出力、ＣＱ−
Ｃ３・・ コンパレータ、ＲＯ〜Ｃ３・・ ・・レジス
タ、Ｓ・・セット信号、Ｔ ・イネーブル信号、Ｅ・＝
期待値信号、ＦＯ〜Ｆ３・・・試験結果信号、Ｌ・・・
・・・発代理人 弁理士 内 原 音 第 １ 図 茅 ３ 凹
Claims (1)
- ＲＡＭ出力を発生するＲＡＭ集積回路本体と、前記Ｒ
ＡＭ出力と外部から与えられる期待値信号とを比較する
コンパレータと、比較の結果を記憶するレジスタとを含
むことを特徴とするＲＡＭ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61011350A JPS62170100A (ja) | 1986-01-21 | 1986-01-21 | Ｒａｍ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61011350A JPS62170100A (ja) | 1986-01-21 | 1986-01-21 | Ｒａｍ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62170100A true JPS62170100A (ja) | 1987-07-27 |
Family
ID=11775587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61011350A Pending JPS62170100A (ja) | 1986-01-21 | 1986-01-21 | Ｒａｍ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62170100A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283900A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| DE4017616A1 (de) * | 1989-06-01 | 1990-12-06 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit einem auf dem chip befindlichen testschaltkreis und betriebsverfahren hierfuer |
| KR100541806B1 (ko) * | 1999-07-20 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법 |
| JP2007151725A (ja) * | 2005-12-02 | 2007-06-21 | Molten Corp | 電子式スタータ |
| KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
-
1986
- 1986-01-21 JP JP61011350A patent/JPS62170100A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283900A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| DE4017616A1 (de) * | 1989-06-01 | 1990-12-06 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit einem auf dem chip befindlichen testschaltkreis und betriebsverfahren hierfuer |
| US5132937A (en) * | 1989-06-01 | 1992-07-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having on-chip test circuit and operating method thereof |
| KR100541806B1 (ko) * | 1999-07-20 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법 |
| JP2007151725A (ja) * | 2005-12-02 | 2007-06-21 | Molten Corp | 電子式スタータ |
| KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
| US7765442B2 (en) | 2006-08-28 | 2010-07-27 | Samsung Electronics Co., Ltd. | Memory device testable without using data and dataless test method |
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