JPS62171027A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPS62171027A JPS62171027A JP61012576A JP1257686A JPS62171027A JP S62171027 A JPS62171027 A JP S62171027A JP 61012576 A JP61012576 A JP 61012576A JP 1257686 A JP1257686 A JP 1257686A JP S62171027 A JPS62171027 A JP S62171027A
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- JP
- Japan
- Prior art keywords
- gates
- bits
- bit
- output
- significant
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は入力データに対して指定された演算を行なうデ
ィジタル信号処理装置に関するものである。
ィジタル信号処理装置に関するものである。
従来の技術
固定小数点演算方式のディジタル信号処理装置に於いて
も、ｎビットの２進小数ム０゜ムＱ ＝ ａ（１ａｌ−
＝−！Ｌｎ−ｊ ＝Σａｊ ＠ ２−’ｔ−ロ でビット２Ｌｏから４１までがｒＯＪである小数は最上
位のビットａ１が「１」になるように小数点を移動させ
る。即ち正規化処理を行なうことが多い。
も、ｎビットの２進小数ム０゜ムＱ ＝ ａ（１ａｌ−
＝−！Ｌｎ−ｊ ＝Σａｊ ＠ ２−’ｔ−ロ でビット２Ｌｏから４１までがｒＯＪである小数は最上
位のビットａ１が「１」になるように小数点を移動させ
る。即ち正規化処理を行なうことが多い。
第６図は演算結果と最上位有効ビ・７トの位置との関係
を示す説明図である。
を示す説明図である。
演算結果が例えば１６ビツトの２の補数表現でされた場
合、正の値のときは最上位の「１１、負の値のときは最
上位の「０」のビット位置を示す４ピツトの値全状態フ
ラグ・レジスタに格納する。この例に於いては、正の値
で「１」の最上位が４ビツト目に現われているので、状
態フラグ・レジスタには４を格納する。
合、正の値のときは最上位の「１１、負の値のときは最
上位の「０」のビット位置を示す４ピツトの値全状態フ
ラグ・レジスタに格納する。この例に於いては、正の値
で「１」の最上位が４ビツト目に現われているので、状
態フラグ・レジスタには４を格納する。
従来の方法の第１の例としては１ビ・ソトづつシフトさ
せて有効ビットが最上位に現われたか否か判定する方法
があるが、この方法はシフトと判定の繰り返しで処理を
行なうため、最上位ビ・ｙ）の判定回路と１ビ〜７トの
シフタのみで構成出来るので特別な回路は不要である。
せて有効ビットが最上位に現われたか否か判定する方法
があるが、この方法はシフトと判定の繰り返しで処理を
行なうため、最上位ビ・ｙ）の判定回路と１ビ〜７トの
シフタのみで構成出来るので特別な回路は不要である。
従来の方法の第２の例として、特開昭６０−１６７０２
７号公報に示されるように最上位有効ビット位置の判定
回路を設ける方式がある。
７号公報に示されるように最上位有効ビット位置の判定
回路を設ける方式がある。
第６図はこの従来の方式の第２の例による構成図を示す
。
。
第６図に於いて５１，２は入力データを保持する入力レ
ジスタ（ＤＲＥＧｌ、ＤＲＥＧ２ ）、３は演算回路（
ＡＲＩ ）、 ４は演算結果を保持する出力レジスタ（
五ＲＩＧ）、６は最上位有効ビットを判定する判定回路
（ＪＵＤ ）、６は前記判定回路（ＪＵＤ）５からの信
号である最上位有効ピット位置を格納する状態フラグ・
レジスタ、７は前記出力レジスタ（ムＲＥＧ ）４の内
容を前記状態フラグ・レジスタ（５ＲＥＧ ）ｅで示さ
れる最上位有効ピット位置に従って複数ビットのシフト
を行なうバレル・シック（ＢＳＦＴ ）である。
ジスタ（ＤＲＥＧｌ、ＤＲＥＧ２ ）、３は演算回路（
ＡＲＩ ）、 ４は演算結果を保持する出力レジスタ（
五ＲＩＧ）、６は最上位有効ビットを判定する判定回路
（ＪＵＤ ）、６は前記判定回路（ＪＵＤ）５からの信
号である最上位有効ピット位置を格納する状態フラグ・
レジスタ、７は前記出力レジスタ（ムＲＥＧ ）４の内
容を前記状態フラグ・レジスタ（５ＲＥＧ ）ｅで示さ
れる最上位有効ピット位置に従って複数ビットのシフト
を行なうバレル・シック（ＢＳＦＴ ）である。
第７図は第６図に於ける最上位有効ビットを判定する判
定回路（ＪＵＤ）Ｅ５の構成図を示す。
定回路（ＪＵＤ）Ｅ５の構成図を示す。
第７図に於いて、Ｇ３１〜Ｇ５２．ＩＮＶ１ 。
Ｉ ＮＶ２は最上位有効ピッＩｆ検出するためのゲート
である。Ｑ３〜ＱＯは最上位有効ビットの位置を示す出
力信号である。
である。Ｑ３〜ＱＯは最上位有効ビットの位置を示す出
力信号である。
演算対象のデータを入力レジスタ（ＤＲＥ（ｒｌ、
＼ＤＩＥＧ２ ）１．２に入力する。演算回路（ＡＲ
Ｉ）３は入力レジスタ（ＤＲＥＧｌ 、ＤＲＫＧ２ ）
１ 。
＼ＤＩＥＧ２ ）１．２に入力する。演算回路（ＡＲ
Ｉ）３は入力レジスタ（ＤＲＥＧｌ 、ＤＲＫＧ２ ）
１ 。
２の出力を演算指定に従って演算処理を行なう。
演算回路（ムＲＩ ）ｓの演算結果はそのまま出力レジ
スタ（人ＲＩＥＧ）４に入力されると同時に。
スタ（人ＲＩＥＧ）４に入力されると同時に。
判定回路（ＪＵＤ）ｓにも入力され最上位有効ピット位
置の判定を行ない、結果を状態フラグ・レジスタ（ＳＲ
ＥＧ）ｅに格納する。出力レジスタ（ムＲΣＧ）４の値
は必要に応じて状態フラグ・レジスタの最上位有効ビ・
ノド位置情報を用いてバレル・シフタ（ＢＳＦＴ）７で
複数ピーｌトのシフトを行なう。
置の判定を行ない、結果を状態フラグ・レジスタ（ＳＲ
ＥＧ）ｅに格納する。出力レジスタ（ムＲΣＧ）４の値
は必要に応じて状態フラグ・レジスタの最上位有効ビ・
ノド位置情報を用いてバレル・シフタ（ＢＳＦＴ）７で
複数ピーｌトのシフトを行なう。
前記判定回路（ＪＵＤ）ｓは演算回路（ＡＲＩ）３の出
力をゲート０３１〜Ｇ３３により上位から４ビツトの単
位（ビット１６〜１２．１１〜８゜７〜４）毎に零検出
を行ない、この結果をゲートＧ３４〜Ｇ３６により４ビ
ット単位の最上位有効ピット位置信号として出力信号Ｑ
ｓ、Ｑ２に出力する。この信号Ｑ３．Ｑ２の結果を用い
て、４ビット単位のビット（ビーｌト１６〜１２．１１
〜８゜７〜４．３〜ｏ）信号をゲートＧ３７〜Ｇ４６゜
ＩＮＶｌ、ＩＮＶ２で選択する。選択された４ビツトは
ゲートＧ４７〜Ｇ５２により下位４ビツトの最上位有効
ビット位置信号として出力信号Ｑ１゜ＱＯに出力する。
力をゲート０３１〜Ｇ３３により上位から４ビツトの単
位（ビット１６〜１２．１１〜８゜７〜４）毎に零検出
を行ない、この結果をゲートＧ３４〜Ｇ３６により４ビ
ット単位の最上位有効ピット位置信号として出力信号Ｑ
ｓ、Ｑ２に出力する。この信号Ｑ３．Ｑ２の結果を用い
て、４ビット単位のビット（ビーｌト１６〜１２．１１
〜８゜７〜４．３〜ｏ）信号をゲートＧ３７〜Ｇ４６゜
ＩＮＶｌ、ＩＮＶ２で選択する。選択された４ビツトは
ゲートＧ４７〜Ｇ５２により下位４ビツトの最上位有効
ビット位置信号として出力信号Ｑ１゜ＱＯに出力する。
これより、出力信号９３〜ＱＯに演算回路（ＡＲＩ）ｓ
の出力に対する最上位有効ピット位置が得られる。
の出力に対する最上位有効ピット位置が得られる。
又、第８図に演算回路（ＡＲＩ）３の出力に対する従来
の零検出回路を示す。
の零検出回路を示す。
第８図に於いて、ゲー）Ｇ４へ０１は４ビ、ト単位（ビ
ット１６〜１２．１１〜８．７〜４．３〜０）毎に零検
出し、ゲー）Ｇ５はゲート０１〜Ｇ４より１６ビツト（
ビ・ソト１６〜０）が全て零であることを示す信号ＺＥ
ＲＯ（（出力する。
ット１６〜１２．１１〜８．７〜４．３〜０）毎に零検
出し、ゲー）Ｇ５はゲート０１〜Ｇ４より１６ビツト（
ビ・ソト１６〜０）が全て零であることを示す信号ＺＥ
ＲＯ（（出力する。
発明が解決しようとする問題点
従来方式による最上位有効ピット位置を判定するディジ
タル信号処理装置について、１６ビツトの例を説明した
が、処理データのビット長が増すのに従って、第１の従
来例ではシフトと判定の為のサイクル数がビット長に比
例して処理時間が増加し、第２の従来例では最上位有効
ピット位置の判定回路が増大し複雑になると言う問題点
があった。
タル信号処理装置について、１６ビツトの例を説明した
が、処理データのビット長が増すのに従って、第１の従
来例ではシフトと判定の為のサイクル数がビット長に比
例して処理時間が増加し、第２の従来例では最上位有効
ピット位置の判定回路が増大し複雑になると言う問題点
があった。
問題点を解決するための手段
本発明は、前記従来の欠点に鑑み、演算回路の出力の最
上位有効ビット判定に零検出で生成する信号を利用して
、ビット判定回路を構成する。
上位有効ビット判定に零検出で生成する信号を利用して
、ビット判定回路を構成する。
作用
最上位有効ビ・Ｉト位置のビット判定回路に零検出で生
成される信号を用いることにより回路を比較的小さく構
成出来る。
成される信号を用いることにより回路を比較的小さく構
成出来る。
実施例
本発明の主旨を要約すると、ディジタル信号処理に於け
る正規化処理に於いて、演算結果の最上位有効ピ・−、
）位置の判定を零検出で生成される信号を用いて行ない
、零検出フラグと共に状態フラグ・レジスタに格納し、
必要に応じて状態フラグ・レジスタの最上位有効ピット
位置情報に従ってバレル・シフタで複数ビットのシフト
ラ行なうものである。
る正規化処理に於いて、演算結果の最上位有効ピ・−、
）位置の判定を零検出で生成される信号を用いて行ない
、零検出フラグと共に状態フラグ・レジスタに格納し、
必要に応じて状態フラグ・レジスタの最上位有効ピット
位置情報に従ってバレル・シフタで複数ビットのシフト
ラ行なうものである。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例の構成図を示したものである
。
。
第１図に於いて、１〜４，６および７は第６図で説明し
たものと同じものであり、８はビット判定回路（ＺＪＵ
Ｄ）である。第２図は第１図に於けるビット判定回路（
ＺＪＵＤ）８の構成図である。
たものと同じものであり、８はビット判定回路（ＺＪＵ
Ｄ）である。第２図は第１図に於けるビット判定回路（
ＺＪＵＤ）８の構成図である。
本実施例に於いては、データの零検出の為の４ビット単
位毎の零検出信号（ゲー）Ｇ１−Ｇ４の出力信号）を用
いて、下位からのビット・データの伝播を禁示し、零検
出信号（ＺＩＣＲＯ）と最上位有効ビット位置信号（Ｑ
３〜ＱＯ）とを同時に生成するところに特徴がある。
位毎の零検出信号（ゲー）Ｇ１−Ｇ４の出力信号）を用
いて、下位からのビット・データの伝播を禁示し、零検
出信号（ＺＩＣＲＯ）と最上位有効ビット位置信号（Ｑ
３〜ＱＯ）とを同時に生成するところに特徴がある。
演算対象のデータを入力レジスタ（ＤＲＥＧｌ。
ＤＲＥＧ２）１．２に入力する。演算回路（ムＲＩ）３
は入力レジスタ（ＤＲＥＧｌ、ＤＲＥＧ２）１ 。
は入力レジスタ（ＤＲＥＧｌ、ＤＲＥＧ２）１ 。
２の出力を演算指定に従って演算処理を行なう。
演算結果はそのまま出力レジスタ（人ＲＥＧ）４に入力
されると同時に、ビット判定回路（ＺＪＵＤ）８に入力
され、零検出及び最上位有効ビ・・ノド位置の判定全行
なって、結果を状態フラグ・レジスタ（ＳＲＥＧ）６に
格納する。出力レジスタ（人ＲＥＧ）４の値は必要に応
じて状態フラグ・レジスタの最上位有効ビット位置情報
にしたがってバレル・シフタ（ＢＳＦＴ）７で複数ピ・
・ノドのシフ）ｋ行なうＯ 前記ビット判定回路（ＺＪＵＤ）ｓは演算回路（ムＲ１
）３の出力をゲート０４〜Ｇ１で４ピット単位（ビット
１６〜１２．１１〜８．７〜４゜３〜０）毎に零検出を
行なう。ゲー）Ｇ６はこの結果よりデータの零検出を行
ない、ゲートＧ６゜Ｇ７は４ビット単位毎の最上位有効
ビット位置として出力信号Ｑ３．Ｑ２’ｅ出力する。ゲ
ー）Ｇ４−Ｇ２は４ピット単位毎の零検出で零以外なら
ば。
されると同時に、ビット判定回路（ＺＪＵＤ）８に入力
され、零検出及び最上位有効ビ・・ノド位置の判定全行
なって、結果を状態フラグ・レジスタ（ＳＲＥＧ）６に
格納する。出力レジスタ（人ＲＥＧ）４の値は必要に応
じて状態フラグ・レジスタの最上位有効ビット位置情報
にしたがってバレル・シフタ（ＢＳＦＴ）７で複数ピ・
・ノドのシフ）ｋ行なうＯ 前記ビット判定回路（ＺＪＵＤ）ｓは演算回路（ムＲ１
）３の出力をゲート０４〜Ｇ１で４ピット単位（ビット
１６〜１２．１１〜８．７〜４゜３〜０）毎に零検出を
行なう。ゲー）Ｇ６はこの結果よりデータの零検出を行
ない、ゲートＧ６゜Ｇ７は４ビット単位毎の最上位有効
ビット位置として出力信号Ｑ３．Ｑ２’ｅ出力する。ゲ
ー）Ｇ４−Ｇ２は４ピット単位毎の零検出で零以外なら
ば。
ゲートＧ４がゲートＧ２２〜Ｇ２４を、ゲートＧ３がゲ
ートＧ１６〜Ｇ１Ｂを、ゲートＧ２がゲートＧ１０−Ｇ
ｌ２ｉそれぞれ制御して、下位ビットからの伝播を禁示
する。この結果、ゲー）Ｇ２５〜Ｇ２７の出力Ｂ３〜Ｂ
１には最上位有効ビットを含む下位４ビツトのデータが
得られる。ゲートＧ８． Ｇ９は下位４ビツトの最上位
有効ビット位置として出力信号Ｑ１．ＱＯを出力する。
ートＧ１６〜Ｇ１Ｂを、ゲートＧ２がゲートＧ１０−Ｇ
ｌ２ｉそれぞれ制御して、下位ビットからの伝播を禁示
する。この結果、ゲー）Ｇ２５〜Ｇ２７の出力Ｂ３〜Ｂ
１には最上位有効ビットを含む下位４ビツトのデータが
得られる。ゲートＧ８． Ｇ９は下位４ビツトの最上位
有効ビット位置として出力信号Ｑ１．ＱＯを出力する。
これより、ビット判定回路（ＺＪＵＤ）８の出力信号Ｚ
ＥＲＯ，Ｑ３〜ＱＯには零検出信号及び最上位有効ビッ
ト位置信号が得られる。
ＥＲＯ，Ｑ３〜ＱＯには零検出信号及び最上位有効ビッ
ト位置信号が得られる。
第３図にゲー）Ｇ４−Ｇ１の出力信号と４ビット単位の
最上位有効ビット位置信号Ｑ３．Ｑ２及び零検出信号Ｚ
ＥＲＯとの関係を表わす。
最上位有効ビット位置信号Ｑ３．Ｑ２及び零検出信号Ｚ
ＥＲＯとの関係を表わす。
第４図にゲー）Ｇ２６〜Ｇ２７のそれぞれの出力８３〜
Ｂ１と下位４ビツトの最上位有効ビット位置信号Ｑ１．
ＱＯとの関係を表わす。
Ｂ１と下位４ビツトの最上位有効ビット位置信号Ｑ１．
ＱＯとの関係を表わす。
発明の効果
以上、詳細に説明したように１本発明のディジタル信号
処理装置によれば、最上位有効ビット判定を零検出と同
時に行なうので、データ長が太きい場合においても、実
用的な回路量で実現出来る効果がある。
処理装置によれば、最上位有効ビット判定を零検出と同
時に行なうので、データ長が太きい場合においても、実
用的な回路量で実現出来る効果がある。
第１図は本発明の１実施例の構成図、第２図は第１図に
於けるビ・ント判定回路（ＺＪＵＤ）の構成図、第３図
は４ピット単位の零検出信号との最上位有効ビット位置
との関係図、第４図は下位４ビツトと最上位有効ビット
位置との関係図、第６図は演算結果と最上位有効ビット
位置との関係を示す説明図、第６図は従来方式の第２の
例を示す構成図、第７図は第６図に於ける判定回路（Ｊ
ＵＤ ）の構成図、第８図は従来の零検出回路の構成図
である。 １．２・・・・・・入力レジスタ（ＤＨＥ（、＋、ＤＲ
ＥＧ２）。 ３・・・・・・演算回路（ＡＲＩ）、４・・・・・・出
力レジスタ（ＡＲＥＧ ）、６・・・・・・判定回路（
ＪＵＤ）、６・・・・状態フラグ・レジスタ、７・・・
・・・バレル・シフタ、８・・・・・・ビット判定回路
、０１〜Ｇ２７．Ｇ３１〜Ｇ５２・・・・・・ゲート、
ＩＮＶｌ 、ＩＮＶ２・・・・・・インバータ・ゲート
。 第１図 ２・° ／・°し・し・シ２ゾ ｔ； ご゛、アｌ １７区乙艶ζンーＦ第３図 第４図 第５図 第６図 第７図 ＱＩ Ｑρ Ｃｏ
侃… 派
於けるビ・ント判定回路（ＺＪＵＤ）の構成図、第３図
は４ピット単位の零検出信号との最上位有効ビット位置
との関係図、第４図は下位４ビツトと最上位有効ビット
位置との関係図、第６図は演算結果と最上位有効ビット
位置との関係を示す説明図、第６図は従来方式の第２の
例を示す構成図、第７図は第６図に於ける判定回路（Ｊ
ＵＤ ）の構成図、第８図は従来の零検出回路の構成図
である。 １．２・・・・・・入力レジスタ（ＤＨＥ（、＋、ＤＲ
ＥＧ２）。 ３・・・・・・演算回路（ＡＲＩ）、４・・・・・・出
力レジスタ（ＡＲＥＧ ）、６・・・・・・判定回路（
ＪＵＤ）、６・・・・状態フラグ・レジスタ、７・・・
・・・バレル・シフタ、８・・・・・・ビット判定回路
、０１〜Ｇ２７．Ｇ３１〜Ｇ５２・・・・・・ゲート、
ＩＮＶｌ 、ＩＮＶ２・・・・・・インバータ・ゲート
。 第１図 ２・° ／・°し・し・シ２ゾ ｔ； ご゛、アｌ １７区乙艶ζンーＦ第３図 第４図 第５図 第６図 第７図 ＱＩ Ｑρ Ｃｏ
侃… 派
Claims (1)
- 演算結果の零検出と最上位有効ビットの位置を判定する
ビット判定回路と、零検出フラグ及び最上位有効ビット
位置を格納する状態フラグ・レジスタと、複数ビットの
シフトを行なうバレル・シフタを設け、演算結果に対し
て零検出と最上位有効ビット判定とを同時に行ない状態
フラグ・レジスタに格納し、必要に応じて状態フラグ・
レジスタの最上位有効ビット位置に従ってバレル・シフ
タで複数ビットのシフトを行なうことを特徴とするディ
ジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012576A JPS62171027A (ja) | 1986-01-23 | 1986-01-23 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012576A JPS62171027A (ja) | 1986-01-23 | 1986-01-23 | デイジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62171027A true JPS62171027A (ja) | 1987-07-28 |
Family
ID=11809182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012576A Pending JPS62171027A (ja) | 1986-01-23 | 1986-01-23 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62171027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136230A (ja) * | 1987-11-24 | 1989-05-29 | Nec Ic Microcomput Syst Ltd | 先行１検出回路 |
| JPH02304621A (ja) * | 1989-05-19 | 1990-12-18 | Toshiba Corp | 論理値の同値検出回路 |
-
1986
- 1986-01-23 JP JP61012576A patent/JPS62171027A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136230A (ja) * | 1987-11-24 | 1989-05-29 | Nec Ic Microcomput Syst Ltd | 先行１検出回路 |
| JPH02304621A (ja) * | 1989-05-19 | 1990-12-18 | Toshiba Corp | 論理値の同値検出回路 |
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