JPH02304621A - 論理値の同値検出回路 - Google Patents
論理値の同値検出回路Info
- Publication number
- JPH02304621A JPH02304621A JP12592389A JP12592389A JPH02304621A JP H02304621 A JPH02304621 A JP H02304621A JP 12592389 A JP12592389 A JP 12592389A JP 12592389 A JP12592389 A JP 12592389A JP H02304621 A JPH02304621 A JP H02304621A
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- Japan
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- encoder
- detection
- mantissa part
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は浮動小数点演算回路の仮数部の加減算結果を正
規化するための正規化量検出用工／：ｒ−ダ入力の＠０
１検出、＠１１検出を行なうための回路に関する。
規化するための正規化量検出用工／：ｒ−ダ入力の＠０
１検出、＠１１検出を行なうための回路に関する。
（従来の技術）
この種の従来の１１１０ ｍ検出回路を第３図に示す。
この回路は、浮動小数点演算器等で、シフト量エンコー
ダ１への演算結果（仮数部）Ａが“Ｏ″になりたことを
ノア（ＮＯＲ）回路２で検出するものである。
ダ１への演算結果（仮数部）Ａが“Ｏ″になりたことを
ノア（ＮＯＲ）回路２で検出するものである。
（発明が解決しようとする課題）
一般に＠０１検出は、第３図に示す通り演算結果ＡのＮ
ＯＲをとることにより行なって層た。即ち演算結果（仮
数部）Ａの全ピットが”Ｏｍになると、ＮＯＲ回路２の
全入力が″０＃となｆｉ、ＮＯＲ回路２の出力Ｂが＠ｌ
“となって、＠０“検出が行なえるものである。
ＯＲをとることにより行なって層た。即ち演算結果（仮
数部）Ａの全ピットが”Ｏｍになると、ＮＯＲ回路２の
全入力が″０＃となｆｉ、ＮＯＲ回路２の出力Ｂが＠ｌ
“となって、＠０“検出が行なえるものである。
しかしこの場合、演算結果（仮数部）Ａのピット数が増
加するに従がい、 ＮＯＲ回路２への入力数が増加し、
・中ターン面積が、増大する。
加するに従がい、 ＮＯＲ回路２への入力数が増加し、
・中ターン面積が、増大する。
本発明の目的は、浮動小数点演算に不可欠なシフト量エ
ンコーダの出力と符号ピット（仮数部の最上位ビット）
を用いて、仮数部の＠０”検出またＦｉ＠ｔ’検出を行
なり、上記従来の欠点を解消するものである。
ンコーダの出力と符号ピット（仮数部の最上位ビット）
を用いて、仮数部の＠０”検出またＦｉ＠ｔ’検出を行
なり、上記従来の欠点を解消するものである。
［発明の構成コ
（課題を解決するための手段と作用）
本発明は、浮動小数点演算回路の仮数部の加減算結果を
正規化するための正規化量検出用エンコーダ入力の論理
値の同値検出回路にお込て、前記エンコーダの出力と前
記仮数部の最上位ピットとを入力とし九オール′″Ｏｍ
またはオール“１”検出回路を具備したことを特徴とす
る論理値の同値検出回路である。
正規化するための正規化量検出用エンコーダ入力の論理
値の同値検出回路にお込て、前記エンコーダの出力と前
記仮数部の最上位ピットとを入力とし九オール′″Ｏｍ
またはオール“１”検出回路を具備したことを特徴とす
る論理値の同値検出回路である。
即ち本発明では、演算器の出力（仮数部）がｎピットの
場合、ｔｏｇｚ ｎ本プラス符号ピット（仮数部最上位
ビット）の１本つまりｆ” （Ｌｏｇ２ ｎ）＋ｌＪと
なって、オール＠０＃またはオール１１”検出回路への
入力本数が減シ、・辛ターン設計上面積効率が良くなる
ものである。
場合、ｔｏｇｚ ｎ本プラス符号ピット（仮数部最上位
ビット）の１本つまりｆ” （Ｌｏｇ２ ｎ）＋ｌＪと
なって、オール＠０＃またはオール１１”検出回路への
入力本数が減シ、・辛ターン設計上面積効率が良くなる
ものである。
（実施例）
以下図面を参照して本発明の詳細な説明する。＃Ｃ１図
は同実施例の構成図であるが、ここで第３図のものと対
応する個所には同一符号を付しておく。第１図（ａ）は
ブロック構成図、同図（ｂ）は同図（ａ）のオール＠０
”検出回路１ノの詳細図である。
は同実施例の構成図であるが、ここで第３図のものと対
応する個所には同一符号を付しておく。第１図（ａ）は
ブロック構成図、同図（ｂ）は同図（ａ）のオール＠０
”検出回路１ノの詳細図である。
図中Ｃは符号ビク）（ＭｓＢ）、Ｄはエンコーダ出力で
ある。ｐＪ１図（ｂ）のオール“１”検出回路１１はア
ンド回路１２と符号ビット線に介挿されたインバータ１
３を有している。
ある。ｐＪ１図（ｂ）のオール“１”検出回路１１はア
ンド回路１２と符号ビット線に介挿されたインバータ１
３を有している。
浮動小数点演算にはシフ）をエンコーダ１が不可欠であ
る。このシフト量エンコーダはデータの正規化等に必要
で、正規化後のデータがｌ？）、 １ｘｘｘＸＸＪ 。
る。このシフト量エンコーダはデータの正規化等に必要
で、正規化後のデータがｌ？）、 １ｘｘｘＸＸＪ 。
ｒｌ、ｏｘｘｘｘｘＪ （ここで”Ｘ”Ｆｉ”ｌ”でも
＠Ｏ＃でも可）となるまでのデータのシフト量を示すた
めのものである。そしてシフト量エンコーダの出力は、
ＭＳＢから同一値がｈくつ続りたかを検出している。
＠Ｏ＃でも可）となるまでのデータのシフト量を示すた
めのものである。そしてシフト量エンコーダの出力は、
ＭＳＢから同一値がｈくつ続りたかを検出している。
例えばｒｏ、ｏ ０１ ｘｘｘｘｘＪであれば（このＭ
ＳＢは小数点の左側の″０ｍに対応）、エンコー／１の
出力は”２“即ちｒｏｌｏＪ（あと２桁ずらす必要あり
）となる。
ＳＢは小数点の左側の″０ｍに対応）、エンコー／１の
出力は”２“即ちｒｏｌｏＪ（あと２桁ずらす必要あり
）となる。
第１図において、エンコーダ１の出力りがオール″″ｌ
＃即ち演算結果（浮動小数点の仮数部）Ａがオール１０
１（符号ピットＣ４，”Ｏ” ）の場合、オール“１”
検出回路１１の出力ｎＶｃ＠ｔ”のフラグが立つもので
ある。なおこのような＠０”検出がなされたら、例えば
正規化を行なっても無駄な時間を費すだけであるから、
正規化は行なわな込。
＃即ち演算結果（浮動小数点の仮数部）Ａがオール１０
１（符号ピットＣ４，”Ｏ” ）の場合、オール“１”
検出回路１１の出力ｎＶｃ＠ｔ”のフラグが立つもので
ある。なおこのような＠０”検出がなされたら、例えば
正規化を行なっても無駄な時間を費すだけであるから、
正規化は行なわな込。
第２図は本発明の他の実施例で、同図（ａｌはブロック
構成図、同図（ｂ）は同図（ａ）のオール１ビ検出回路
２１の詳細図である。この第２図にお込ても、エンコー
ダｌの出力りがオール＠１“の場合、即ち演算結果Ａが
オール″″１’（符号ピットＣも”ｌ’ ）の場合、オ
ール１１１検出回路２ノの出力ＢＫ＠ｌ”のフラグが立
つものである。
構成図、同図（ｂ）は同図（ａ）のオール１ビ検出回路
２１の詳細図である。この第２図にお込ても、エンコー
ダｌの出力りがオール＠１“の場合、即ち演算結果Ａが
オール″″１’（符号ピットＣも”ｌ’ ）の場合、オ
ール１１１検出回路２ノの出力ＢＫ＠ｌ”のフラグが立
つものである。
［発明の効果］
以上説明した如く本発明によれば、シフト量エンコーダ
の出力が＠ｏ’ｔたは１１ｍ検出回路へ入力されるよう
にしたので、演算結果（仮数部）の出力がｎビットの場
合、符号ピットのｉ本を含めてｒ （ｔｏｇ２ ｎ ）
＋Ｉ Ｊ妙ｊ＠Ｏ＃ｉた＃ｆ−１’検出回路への入力本
数となり、入力本数が減ってパターン設計が効率良く行
なえる。これは藷の数が大の場合はど有益である。
の出力が＠ｏ’ｔたは１１ｍ検出回路へ入力されるよう
にしたので、演算結果（仮数部）の出力がｎビットの場
合、符号ピットのｉ本を含めてｒ （ｔｏｇ２ ｎ ）
＋Ｉ Ｊ妙ｊ＠Ｏ＃ｉた＃ｆ−１’検出回路への入力本
数となり、入力本数が減ってパターン設計が効率良く行
なえる。これは藷の数が大の場合はど有益である。
第１図は本発明の一実施例の構成図、第２図は本発明の
他の実施例の構成図、第３図は従来装置の構成図である
。 １・・・シフト量エンコーダ、１１・・・オール＠ｏ”
検出回路、２１・・・オール“１”検出回路。 出願人代理人 弁理士 鈴 江 武 彦演算結果Ａ Ｂ °”０″″検出出力 第３図
他の実施例の構成図、第３図は従来装置の構成図である
。 １・・・シフト量エンコーダ、１１・・・オール＠ｏ”
検出回路、２１・・・オール“１”検出回路。 出願人代理人 弁理士 鈴 江 武 彦演算結果Ａ Ｂ °”０″″検出出力 第３図
Claims (2)
- （１）浮動小数点演算回路の仮数部の加減算結果を正規
化するための正規化量検出用エンコーダ入力の論理値の
同値検出回路において、前記エンコーダの出力と前記仮
数部の最上位ビットとを入力としたオール“０”検出回
路を具備したことを特徴とする論理値の同値検出回路。 - （２）浮動小数点演算回路の仮数部の加減算結果を正規
化するための正規化量検出用エンコーダ入力の論理値の
同値検出回路において、前記エンコーダの出力と前記仮
数部の最上位ビットとを入力としたオール“１”検出回
路を具備したことを特徴とする論理値の同値検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125923A JP2801640B2 (ja) | 1989-05-19 | 1989-05-19 | 論理値の同値検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125923A JP2801640B2 (ja) | 1989-05-19 | 1989-05-19 | 論理値の同値検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02304621A true JPH02304621A (ja) | 1990-12-18 |
| JP2801640B2 JP2801640B2 (ja) | 1998-09-21 |
Family
ID=14922295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1125923A Expired - Lifetime JP2801640B2 (ja) | 1989-05-19 | 1989-05-19 | 論理値の同値検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2801640B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171027A (ja) * | 1986-01-23 | 1987-07-28 | Matsushita Electric Ind Co Ltd | デイジタル信号処理装置 |
-
1989
- 1989-05-19 JP JP1125923A patent/JP2801640B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171027A (ja) * | 1986-01-23 | 1987-07-28 | Matsushita Electric Ind Co Ltd | デイジタル信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2801640B2 (ja) | 1998-09-21 |
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