JPS6217264B2 - - Google Patents
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- Publication number
- JPS6217264B2 JPS6217264B2 JP57016104A JP1610482A JPS6217264B2 JP S6217264 B2 JPS6217264 B2 JP S6217264B2 JP 57016104 A JP57016104 A JP 57016104A JP 1610482 A JP1610482 A JP 1610482A JP S6217264 B2 JPS6217264 B2 JP S6217264B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- abnormality
- data
- processors
- common control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はプロセツサ制御方式に関する。
特に、各々が自らの異常を検出する機能を有し
かつ並列動作可能な複数のプロセツサと、該複数
のプロセツサの全てに共通する制御を行なうプロ
セツサ共通制御部とを含む情報処理装置における
プロセツサ制御方式に関する。
かつ並列動作可能な複数のプロセツサと、該複数
のプロセツサの全てに共通する制御を行なうプロ
セツサ共通制御部とを含む情報処理装置における
プロセツサ制御方式に関する。
さらに、プロセツサ、プロセツサ共通制御部、
入出力制御装置およびメモリユニツト等、いわゆ
る中央処理装置系各装置の間におけるデータの授
受を、中央処理装置系装置間をバス接続するデー
タバスを介して行なうようにした情報処理装置に
おけるプロセツサ制御方式に関する。
入出力制御装置およびメモリユニツト等、いわゆ
る中央処理装置系各装置の間におけるデータの授
受を、中央処理装置系装置間をバス接続するデー
タバスを介して行なうようにした情報処理装置に
おけるプロセツサ制御方式に関する。
このような情報処理装置においては、中央処理
装置系各装置の間はデータバスを介して一体化さ
れているため、いつたんシステム、特にプロセツ
サが異常になると正常データに異常状態データが
混入し、異常原因の究明が極めて困難になる場合
が多い。
装置系各装置の間はデータバスを介して一体化さ
れているため、いつたんシステム、特にプロセツ
サが異常になると正常データに異常状態データが
混入し、異常原因の究明が極めて困難になる場合
が多い。
従来のこの種のプロセツサ制御方式は、このよ
うな幣害を避けるため、中央処理装置系装置間を
バス接続するデータバスと、各プロセツサ間およ
び各プロセツサとプロセツサ共通制御部との間を
直結する異常報告線と、前記各プロセツサ間およ
び各プロセツサとプロセツサ共通制御部との間を
バス接続する異常状態データバスとを備え、さら
に各プロセツサ対応に、プロセツサ間または各プ
ロセツサとプロセツサ共通制御部との間で正常デ
ータの授受を行なう正常時送受信手段と、自らが
異常を検出したとき前記異常報告線を介して他の
全てのプロセツサとプロセツサ共通制御部とに異
常を伝えかつ異常状態データ線を介してプロセツ
サ共通制御部に異常状態データを送信する異常時
送信手段とを備えている。
うな幣害を避けるため、中央処理装置系装置間を
バス接続するデータバスと、各プロセツサ間およ
び各プロセツサとプロセツサ共通制御部との間を
直結する異常報告線と、前記各プロセツサ間およ
び各プロセツサとプロセツサ共通制御部との間を
バス接続する異常状態データバスとを備え、さら
に各プロセツサ対応に、プロセツサ間または各プ
ロセツサとプロセツサ共通制御部との間で正常デ
ータの授受を行なう正常時送受信手段と、自らが
異常を検出したとき前記異常報告線を介して他の
全てのプロセツサとプロセツサ共通制御部とに異
常を伝えかつ異常状態データ線を介してプロセツ
サ共通制御部に異常状態データを送信する異常時
送信手段とを備えている。
このような従来構成においては、正常データと
異常状態データとは別個のバスにより伝わるた
め、両者が混合することはないが、プロセツサ共
通制御部側のインタフエース線およびこれに付帯
するインタフエース回路が多くなり、ハードウエ
アの増量化を招くという欠点がある。
異常状態データとは別個のバスにより伝わるた
め、両者が混合することはないが、プロセツサ共
通制御部側のインタフエース線およびこれに付帯
するインタフエース回路が多くなり、ハードウエ
アの増量化を招くという欠点がある。
本発明の目的は極少のハードウエアの増量によ
り、異常原因の究明を容易化するプロセツサ制御
方式を提供することにある。
り、異常原因の究明を容易化するプロセツサ制御
方式を提供することにある。
本発明の方式は各々が自らの異常状態を検出す
る機能を有しかつ並列動作可能な複数のプロセツ
サと、該複数のプロセツサの全てに共通する制御
を行なうプロセツサ共通制御部とを含む情報処理
装置において、前記プロセツサおよび前記プロセ
ツサ共通制御部を含む前記情報処理装置の中央処
理装置系装置間をバス接続するデータバスと、前
記各プロセツサ間および前記各プロセツサと前記
プロセツサ共通制御部との間を直結する異常報告
線とを設け、 さらに前記各プロセツサ対応に、自らの異常を
検出した前記プロセツサは前記異常報告線を介し
て他の全ての前記プロセツサと前記プロセツサ共
通制御部とに前記異常を伝えかつ前記データバス
を介して前記プロセツサ共通制御部に自らの異常
状態データを伝える異常時送信手段と、前記全て
のプロセツサが前記異常を検出しないときに前記
各プロセツサ間または前記各プロセツサとプロセ
ツサ共通制御部との間で正常データの授受を行な
う正常時送受信手段と、自らは前記異常を検出し
ないが他プロセツサの前記異常時送出手段が前記
異常を伝えているときは自プロセツサの前記正常
時送受信手段からの前記正常データの送信を抑止
する抑止手段とを設けている。
る機能を有しかつ並列動作可能な複数のプロセツ
サと、該複数のプロセツサの全てに共通する制御
を行なうプロセツサ共通制御部とを含む情報処理
装置において、前記プロセツサおよび前記プロセ
ツサ共通制御部を含む前記情報処理装置の中央処
理装置系装置間をバス接続するデータバスと、前
記各プロセツサ間および前記各プロセツサと前記
プロセツサ共通制御部との間を直結する異常報告
線とを設け、 さらに前記各プロセツサ対応に、自らの異常を
検出した前記プロセツサは前記異常報告線を介し
て他の全ての前記プロセツサと前記プロセツサ共
通制御部とに前記異常を伝えかつ前記データバス
を介して前記プロセツサ共通制御部に自らの異常
状態データを伝える異常時送信手段と、前記全て
のプロセツサが前記異常を検出しないときに前記
各プロセツサ間または前記各プロセツサとプロセ
ツサ共通制御部との間で正常データの授受を行な
う正常時送受信手段と、自らは前記異常を検出し
ないが他プロセツサの前記異常時送出手段が前記
異常を伝えているときは自プロセツサの前記正常
時送受信手段からの前記正常データの送信を抑止
する抑止手段とを設けている。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例を示すブロツク図で
ある。
ある。
本実施例は２個のプロセツサ１，２と、２個の
バス送受信回路３，４と、プロセツサ共通制御部
５と、データバス１０と、異常報告線２０と、２
組の送信データ線１１，２１と、２組の受信デー
タ線１２，２２と、２組の異常状態データ線１
３，２３と、２本の異常検出線１４，２４と２本
のデータ送信指示線１５，２５とを含んでいる。
バス送受信回路３，４と、プロセツサ共通制御部
５と、データバス１０と、異常報告線２０と、２
組の送信データ線１１，２１と、２組の受信デー
タ線１２，２２と、２組の異常状態データ線１
３，２３と、２本の異常検出線１４，２４と２本
のデータ送信指示線１５，２５とを含んでいる。
データバス１０には、入出力制御装置やメモリ
ユニツト（ともに図示せず）が接続され、またプ
ロセツサ共通制御部５にはデータ線５０を介して
ホストプロセツサ（図示せず）へ、またエラーデ
ータ線６０を介して外部表示装置、磁気デイスク
装置（いずれも図示せず）等へ接続される。
ユニツト（ともに図示せず）が接続され、またプ
ロセツサ共通制御部５にはデータ線５０を介して
ホストプロセツサ（図示せず）へ、またエラーデ
ータ線６０を介して外部表示装置、磁気デイスク
装置（いずれも図示せず）等へ接続される。
第２図は第１図に示す実施例のうちのデータ送
受信回路３の詳細を示す回路図であり、２個のレ
シーバ３Ａ，３Ｄと、２個のドライバ３Ｂ，３Ｃ
と、３個のゲート３Ｅ，３Ｆ，３Ｇと選択回路３
Ｈとで構成される。データ送受信回路４も同様な
構成のため図示しないが、第２図に示すレシーバ
３Ａ，３Ｄ、ドライバ３Ｂ，３Ｃ、ゲート３Ｅ，
３Ｆ３Ｇおよび選択回路３Ｈに対応して、レシー
バ４Ａ，４Ｄ、ドライバ４Ｂ，４Ｃ、ゲート４
Ｅ，４Ｆ，４Ｇおよび選択回路４Ｈを有する。ド
ライバ３Ｂと３Ｃはゲート３Ｇの出力が論理信号
「１」のときにだけ、各々ゲート３Ｆと選択回路
３Ｈの出力を各々異常報告線２０とデータバス１
０に出力する。第３図は第１図に示す実施例のう
ちのプロセツサ共通制御部５の一部の詳細を示す
回路図であり、２個のレシーバ５Ａ，５Ｂと、３
個の論理積回路５Ｃ，５Ｄ，５Ｅと、ゲート５Ｆ
と、エラーステータスレジスタ５Ｇと、クロツク
発生回路５Ｈとを含んでいる。
受信回路３の詳細を示す回路図であり、２個のレ
シーバ３Ａ，３Ｄと、２個のドライバ３Ｂ，３Ｃ
と、３個のゲート３Ｅ，３Ｆ，３Ｇと選択回路３
Ｈとで構成される。データ送受信回路４も同様な
構成のため図示しないが、第２図に示すレシーバ
３Ａ，３Ｄ、ドライバ３Ｂ，３Ｃ、ゲート３Ｅ，
３Ｆ３Ｇおよび選択回路３Ｈに対応して、レシー
バ４Ａ，４Ｄ、ドライバ４Ｂ，４Ｃ、ゲート４
Ｅ，４Ｆ，４Ｇおよび選択回路４Ｈを有する。ド
ライバ３Ｂと３Ｃはゲート３Ｇの出力が論理信号
「１」のときにだけ、各々ゲート３Ｆと選択回路
３Ｈの出力を各々異常報告線２０とデータバス１
０に出力する。第３図は第１図に示す実施例のう
ちのプロセツサ共通制御部５の一部の詳細を示す
回路図であり、２個のレシーバ５Ａ，５Ｂと、３
個の論理積回路５Ｃ，５Ｄ，５Ｅと、ゲート５Ｆ
と、エラーステータスレジスタ５Ｇと、クロツク
発生回路５Ｈとを含んでいる。
さて、２個のプロセツサ１と２とがともに異常
を検出しないときには、異常検出線１４，２４上
の信号は論理「０」であり、異常報告線２０上の
信号は論理「０」になつている。プロセツサ１ま
たは２がデータの送信を行ないたいときには、
各々データ送信指示線１５または２５に論理信号
「１」を出力する。
を検出しないときには、異常検出線１４，２４上
の信号は論理「０」であり、異常報告線２０上の
信号は論理「０」になつている。プロセツサ１ま
たは２がデータの送信を行ないたいときには、
各々データ送信指示線１５または２５に論理信号
「１」を出力する。
これに応答して、選択回路３Ｈは送信データ線
１１または２１上のデータをドライバ３Ｃを経由
してデータバス１０上に出力する。データバス１
０上に出力されたデータはレシーバ４Ｄまたはレ
シーバ３Ｄと、受信データ線２２または１２とを
経由して、他のプロセツサ２または１か、プロセ
ツサ共通制御部５とデータ線５０とを経由してホ
ストプロセツサ（図示せず）に送信される。
１１または２１上のデータをドライバ３Ｃを経由
してデータバス１０上に出力する。データバス１
０上に出力されたデータはレシーバ４Ｄまたはレ
シーバ３Ｄと、受信データ線２２または１２とを
経由して、他のプロセツサ２または１か、プロセ
ツサ共通制御部５とデータ線５０とを経由してホ
ストプロセツサ（図示せず）に送信される。
レシーバ３Ｄもしくは４Ｄには図示していない
制御信号が入力されており、この制御信号に応答
して、他のプロセツサまたはホストプロセツサか
らのデータを受信できるようになつている。ま
た、プロセツサ１，２およびホストプロセツサか
らのデータ送信は同時には行なわないように制御
される。
制御信号が入力されており、この制御信号に応答
して、他のプロセツサまたはホストプロセツサか
らのデータを受信できるようになつている。ま
た、プロセツサ１，２およびホストプロセツサか
らのデータ送信は同時には行なわないように制御
される。
任意のプロセツサ、たとえばプロセツサ１がプ
ロセツサ１内の異常を検出すると、異常検出線１
４に論理信号「１」を出力する。これに応答して
ドライバ３Ｂは論理信号「１」を異常報告線２０
に出力する。この論理信号はレシーバ３Ａとゲー
ト３Ｅとを経由して選択回路３Ｈに入力され、異
常状態データ線１３上の異常状態データをデータ
バス１０を介してプロセツサ共通制御部５のうち
のエラーステータスレジスタ５Ｇに供給する。
ロセツサ１内の異常を検出すると、異常検出線１
４に論理信号「１」を出力する。これに応答して
ドライバ３Ｂは論理信号「１」を異常報告線２０
に出力する。この論理信号はレシーバ３Ａとゲー
ト３Ｅとを経由して選択回路３Ｈに入力され、異
常状態データ線１３上の異常状態データをデータ
バス１０を介してプロセツサ共通制御部５のうち
のエラーステータスレジスタ５Ｇに供給する。
エラーステータスレジスタ５Ｇがオール
「０」、すなわち以前の異常状態データがクリアさ
れていることがゲート5Fにより検出されている
と、クロツク発生回路５Ｈからのクロツクによ
り、前述のデータバス１０上の異常状態データが
エラーステータスレジスタ５Ｇにセツトされる。
セツトされた異常状態データはエラーデータ線６
０を介して、外部表示装置や磁気デイスク装置に
引きとられ、その後、エラーステータスレジスタ
５Ｇはリセツトされる。
「０」、すなわち以前の異常状態データがクリアさ
れていることがゲート5Fにより検出されている
と、クロツク発生回路５Ｈからのクロツクによ
り、前述のデータバス１０上の異常状態データが
エラーステータスレジスタ５Ｇにセツトされる。
セツトされた異常状態データはエラーデータ線６
０を介して、外部表示装置や磁気デイスク装置に
引きとられ、その後、エラーステータスレジスタ
５Ｇはリセツトされる。
レシーバ５Ａの否定端子から得られる異常報告
線２０上の論理信号「１」の否定信号は、論理積
回路５Ｃと５Ｄに入力されて、クロツク発生回路
５Ｈが発生するクロツクをプロセツサ１と２へ出
力させないようにする。
線２０上の論理信号「１」の否定信号は、論理積
回路５Ｃと５Ｄに入力されて、クロツク発生回路
５Ｈが発生するクロツクをプロセツサ１と２へ出
力させないようにする。
一方、データバス１０上の異常状態データはレ
シーバ４Ｄには受け入れられないように制御され
る。
シーバ４Ｄには受け入れられないように制御され
る。
また、異常検出を告げる、異常報告線２０上の
論理信号「１」はデータ送受信回路４のレシーバ
４Ａとゲート４Ｅを経由してゲート４Ｇの一方の
入力になる。このとき、プロセツサ２が正常状態
であると、異常検出線２４には論理信号「０」が
現われているため、ドライバ４Ｂと４Ｃの出力を
阻止することになる。データバス２が異常状態で
あると、ドライバ４Ｂと４Ｃの出力は阻止され
ず、選択回路４Ｈも異常状態データ線２３上の異
常状態データを選択するため、プロセツサ２の異
常状態データもデータバス１０に出力される。デ
ータバス１０上ではプロセツサ１と２の異常状態
データが混在することになるが、プロセツサ共通
制御部５がその切り分けを行なうようになつてい
る。
論理信号「１」はデータ送受信回路４のレシーバ
４Ａとゲート４Ｅを経由してゲート４Ｇの一方の
入力になる。このとき、プロセツサ２が正常状態
であると、異常検出線２４には論理信号「０」が
現われているため、ドライバ４Ｂと４Ｃの出力を
阻止することになる。データバス２が異常状態で
あると、ドライバ４Ｂと４Ｃの出力は阻止され
ず、選択回路４Ｈも異常状態データ線２３上の異
常状態データを選択するため、プロセツサ２の異
常状態データもデータバス１０に出力される。デ
ータバス１０上ではプロセツサ１と２の異常状態
データが混在することになるが、プロセツサ共通
制御部５がその切り分けを行なうようになつてい
る。
本実施例の効果はプロセツサ１または２が自プ
ロセツサの異常を検出すると、プロセツサ共通制
御部５はプロセツサ１および２へのクロツクの供
給を停止するため、異常検出時のプロセツサ１ま
たは２の内部状態を凍結できるようになり、異常
検出の原因究明がより容易になることである。
ロセツサの異常を検出すると、プロセツサ共通制
御部５はプロセツサ１および２へのクロツクの供
給を停止するため、異常検出時のプロセツサ１ま
たは２の内部状態を凍結できるようになり、異常
検出の原因究明がより容易になることである。
本発明によれば、正常データの授受を行なうた
めのデータバスと異常状態データを送信するため
の異常状態データバスとを別個に設ける代りに、
以上のような構成の採用により、データバスを正
常データの授受と異常状態データの送信とに共用
できるようになるため、異常状態データバスとこ
れに付帯するインタフエース回路を削除でき、極
少のハードウエアの増量を伴うだけで、異常の原
因究明を容易化できる。
めのデータバスと異常状態データを送信するため
の異常状態データバスとを別個に設ける代りに、
以上のような構成の採用により、データバスを正
常データの授受と異常状態データの送信とに共用
できるようになるため、異常状態データバスとこ
れに付帯するインタフエース回路を削除でき、極
少のハードウエアの増量を伴うだけで、異常の原
因究明を容易化できる。
第１図は本発明の一実施例を示し、第２図と第
３図はそれぞれ該実施例の部分詳細を示す。 図において、１，２……プロセツサ、３，４…
…データ送受信回路、５……プロセツサ共通制御
部、１０……データバス、２０……異常報告線、
３０，４０……クロツク供給線、５０……データ
線、６０……エラーデータ線、１１，２１……送
信データ線、１２，２２……受信データ線、１
３，２３……異常状態データ線、１４，２４……
異常検出線、１５，２５……データ送信指示線、
３Ａ，３Ｄ，５Ａ，５Ｂ……レシーバ、３Ｂ，３
Ｃ……ドライバ、３Ｅ，３Ｆ，３Ｇ，５Ｆ……ゲ
ート、５Ｃ，５Ｄ，５Ｅ……論理積回路、３Ｈ…
…選択回路、５Ｇ……エラーステータスレジス
タ、５Ｈ……クロツク発生回路。
３図はそれぞれ該実施例の部分詳細を示す。 図において、１，２……プロセツサ、３，４…
…データ送受信回路、５……プロセツサ共通制御
部、１０……データバス、２０……異常報告線、
３０，４０……クロツク供給線、５０……データ
線、６０……エラーデータ線、１１，２１……送
信データ線、１２，２２……受信データ線、１
３，２３……異常状態データ線、１４，２４……
異常検出線、１５，２５……データ送信指示線、
３Ａ，３Ｄ，５Ａ，５Ｂ……レシーバ、３Ｂ，３
Ｃ……ドライバ、３Ｅ，３Ｆ，３Ｇ，５Ｆ……ゲ
ート、５Ｃ，５Ｄ，５Ｅ……論理積回路、３Ｈ…
…選択回路、５Ｇ……エラーステータスレジス
タ、５Ｈ……クロツク発生回路。
Claims (1)
- 【特許請求の範囲】 １ 各々が自らの異常状態を検出する機能を有し
かつ並列動作可能な複数のプロセツサと、該複数
のプロセツサの全てに共通する制御を行なうプロ
セツサ共通制御部とを含む情報処理装置におい
て、 前記プロセツサおよび前記プロセツサ共通制御
部を含む前記情報処理装置の中央処理装置系装置
間をバス接続するデータバスと、 前記各プロセツサ間および前記各プロセツサと
前記プロセツサ共通制御部との間を直結する異常
報告線とを設け、 さらに前記各プロセツサ対応に、自らの異常を
検出した前記プロセツサは前記異常報告線を介し
て他の全ての前記プロセツサと前記プロセツサ共
通制御部とに前記異常を伝えかつ前記データバス
を介して前記プロセツサ共通制御部に自らの異常
状態データを伝える異常時送信手段と、 前記全てのプロセツサが前記異常を検出しない
ときに前記プロセツサ間または前記各プロセツサ
と前記プロセツサ共通制御部との間で正常データ
の授受を行なう正常時送受信手段と、 自らは前記異常を検出しないが他プロセツサの
前記異常時送出手段が前記異常を伝えているとき
は自プロセツサの前記正常時送受信手段からの前
記正常データの送信を抑止する抑止手段とを設け
たことを特徴とするプロセツサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016104A JPS58134358A (ja) | 1982-02-03 | 1982-02-03 | プロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016104A JPS58134358A (ja) | 1982-02-03 | 1982-02-03 | プロセツサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58134358A JPS58134358A (ja) | 1983-08-10 |
| JPS6217264B2 true JPS6217264B2 (ja) | 1987-04-16 |
Family
ID=11907201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016104A Granted JPS58134358A (ja) | 1982-02-03 | 1982-02-03 | プロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134358A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287358A (ja) * | 1986-06-06 | 1987-12-14 | Hitachi Ltd | 多重系計算機システムの異常デ−タログ方法 |
-
1982
- 1982-02-03 JP JP57016104A patent/JPS58134358A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58134358A (ja) | 1983-08-10 |
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