JPH04367964A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH04367964A JPH04367964A JP16914791A JP16914791A JPH04367964A JP H04367964 A JPH04367964 A JP H04367964A JP 16914791 A JP16914791 A JP 16914791A JP 16914791 A JP16914791 A JP 16914791A JP H04367964 A JPH04367964 A JP H04367964A
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- JP
- Japan
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- cpu
- fault
- fault information
- control circuit
- information control
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、それぞれプロセッサ
を含む複数の処理装置が共通バスに接続され、各処理装
置が並列処理を行うマルチプロセッサシステムに関する
ものである。
を含む複数の処理装置が共通バスに接続され、各処理装
置が並列処理を行うマルチプロセッサシステムに関する
ものである。
【０００２】
【従来の技術】図３は２つの処理装置が共通バスを介し
て接続されたシステムを示す構成図である。図において
、１は共通バスであるシステムバス、２Ａ，３Ａはそれ
ぞれ処理装置、２０，３０はプロセッサ（ＣＰＵ）を搭
載したＣＰＵボード、２２，３２はメモリ素子を搭載し
たメモリボード、２３，３３は処理装置２Ａ，３Ａの外
部と各種入出力情報を入出力するためのＩ／Ｏボードで
ある。
て接続されたシステムを示す構成図である。図において
、１は共通バスであるシステムバス、２Ａ，３Ａはそれ
ぞれ処理装置、２０，３０はプロセッサ（ＣＰＵ）を搭
載したＣＰＵボード、２２，３２はメモリ素子を搭載し
たメモリボード、２３，３３は処理装置２Ａ，３Ａの外
部と各種入出力情報を入出力するためのＩ／Ｏボードで
ある。
【０００３】図４はＣＰＵボード２０，３０の構成を示
す構成図であり、図において、２１１，３１１はＣＰＵ
、２１２，３１２はは故障情報が格納される故障情報エ
リア２１３，３１３を有するローカルメモリ、２１４，
３１４はＣＰＵボード２０，３０の外部と信号のやりと
りを行う外部入出力インタフェース、２１５，３１５は
システムバス１と信号のやりとりを行う共通バスインタ
フェース、２１６，３１６はＣＰＵボード２０，３０内
部のデータ転送用のローカルバスである。
す構成図であり、図において、２１１，３１１はＣＰＵ
、２１２，３１２はは故障情報が格納される故障情報エ
リア２１３，３１３を有するローカルメモリ、２１４，
３１４はＣＰＵボード２０，３０の外部と信号のやりと
りを行う外部入出力インタフェース、２１５，３１５は
システムバス１と信号のやりとりを行う共通バスインタ
フェース、２１６，３１６はＣＰＵボード２０，３０内
部のデータ転送用のローカルバスである。
【０００４】次に動作について説明する。図３に示すよ
うに構成されたシステムにおいて、各ＣＰＵ２１１，３
１１は、それぞれ独立して割り当てられた処理を実行す
る。また、各ＣＰＵ２１１，３１１は、必要に応じて、
システムバス１を介して各メモリボード２２，３２上の
メモリの内容を読み書きしたり、各Ｉ／Ｏボード２３，
３３に対して所定の処理を行う。
うに構成されたシステムにおいて、各ＣＰＵ２１１，３
１１は、それぞれ独立して割り当てられた処理を実行す
る。また、各ＣＰＵ２１１，３１１は、必要に応じて、
システムバス１を介して各メモリボード２２，３２上の
メモリの内容を読み書きしたり、各Ｉ／Ｏボード２３，
３３に対して所定の処理を行う。
【０００５】このようなマルチプロセッサシステムにお
いて、ＣＰＵ２１１は、他のＣＰＵ３１１の制御範囲に
おける故障発生を知る等の必要のために、他のＣＰＵ３
１１の動作状態を常に監視している必要がある。すなわ
ち、ＣＰＵ２１１は、共通バスインタフェース２１５を
介してシステムバス１に、自装置が正常か異常かを通知
するための情報を送出する。また、ＣＰＵ２１１は、共
通バスインタフェース２１５を介してシステムバス１か
ら他装置の通知情報を取り込み、それをローカルメモリ
２１２の故障情報エリア２１３に設定する。そして、他
のＣＰＵ３１１も同様に動作して、他装置の通知情報を
故障情報エリア３１３に設定している。
いて、ＣＰＵ２１１は、他のＣＰＵ３１１の制御範囲に
おける故障発生を知る等の必要のために、他のＣＰＵ３
１１の動作状態を常に監視している必要がある。すなわ
ち、ＣＰＵ２１１は、共通バスインタフェース２１５を
介してシステムバス１に、自装置が正常か異常かを通知
するための情報を送出する。また、ＣＰＵ２１１は、共
通バスインタフェース２１５を介してシステムバス１か
ら他装置の通知情報を取り込み、それをローカルメモリ
２１２の故障情報エリア２１３に設定する。そして、他
のＣＰＵ３１１も同様に動作して、他装置の通知情報を
故障情報エリア３１３に設定している。
【０００６】ＣＰＵ２１１は、逐次、故障情報エリア２
１３の内容を読み出し、その内容から他の処理装置３Ａ
の故障状態を確認することができる。他の処理装置３Ａ
に故障が生じたことを認めると、ＣＰＵ２１１は、その
故障に対応した処理を行うことができる。また、ＣＰＵ
３１１そのものに異常が発生した場合には、ＣＰＵ２１
１は、ＣＰＵ３１１をアクセスしたときにＣＰＵ３１１
が無応答になったことを検出してその異常の発生を知る
ことができる。なお、ＣＰＵ３１１も、以上の処理を同
様に行っている。
１３の内容を読み出し、その内容から他の処理装置３Ａ
の故障状態を確認することができる。他の処理装置３Ａ
に故障が生じたことを認めると、ＣＰＵ２１１は、その
故障に対応した処理を行うことができる。また、ＣＰＵ
３１１そのものに異常が発生した場合には、ＣＰＵ２１
１は、ＣＰＵ３１１をアクセスしたときにＣＰＵ３１１
が無応答になったことを検出してその異常の発生を知る
ことができる。なお、ＣＰＵ３１１も、以上の処理を同
様に行っている。
【０００７】
【発明が解決しようとする課題】従来のマルチプロセッ
サシステムは以上のように構成されているので、他の処
理装置３Ａに関する故障情報はシステムバス１を経由し
て伝達され、情報伝達に時間がかかる場合も多く、故障
発生時に速やかな故障処理の実施が要求されても早急な
対応ができない場合があるという課題があった。
サシステムは以上のように構成されているので、他の処
理装置３Ａに関する故障情報はシステムバス１を経由し
て伝達され、情報伝達に時間がかかる場合も多く、故障
発生時に速やかな故障処理の実施が要求されても早急な
対応ができない場合があるという課題があった。
【０００８】この発明は上記のような課題を解消するた
めになされたもので、システムバスを介さずに、相互に
故障情報を伝達しあうことができるマルチプロセッサシ
ステムを得ることを目的とする。
めになされたもので、システムバスを介さずに、相互に
故障情報を伝達しあうことができるマルチプロセッサシ
ステムを得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係るマルチプ
ロセッサシステムは、各処理装置を接続する信号線を有
し、それぞれの処理装置は、自装置の故障情報を出力す
るとともに他の処理装置の故障情報を入力する故障情報
制御回路と、故障情報制御回路が出力した故障情報を信
号線に出力するオープンコレクタ型の出力バッファと、
この出力バッファの出力側に入力側が接続され、他の処
理装置の故障情報を入力してそれを故障情報制御回路に
与える入力バッファとを有するものである。
ロセッサシステムは、各処理装置を接続する信号線を有
し、それぞれの処理装置は、自装置の故障情報を出力す
るとともに他の処理装置の故障情報を入力する故障情報
制御回路と、故障情報制御回路が出力した故障情報を信
号線に出力するオープンコレクタ型の出力バッファと、
この出力バッファの出力側に入力側が接続され、他の処
理装置の故障情報を入力してそれを故障情報制御回路に
与える入力バッファとを有するものである。
【００１０】
【作用】この発明における故障情報制御回路は、各処理
装置を接続するシステムバスを使用せずに、他の処理装
置に直接自装置の故障情報を伝えるとともに、直接他の
処理装置の故障情報を入手する。
装置を接続するシステムバスを使用せずに、他の処理装
置に直接自装置の故障情報を伝えるとともに、直接他の
処理装置の故障情報を入手する。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、２１，３１は図２にその構成が示
されるＣＰＵボードであり、２，３はそれぞれ処理装置
である。また、１０は故障情報に応じた故障信号を伝達
するための信号線である。その他のものは同一符号を付
して図３に示したものと同一のものである。
する。図１において、２１，３１は図２にその構成が示
されるＣＰＵボードであり、２，３はそれぞれ処理装置
である。また、１０は故障情報に応じた故障信号を伝達
するための信号線である。その他のものは同一符号を付
して図３に示したものと同一のものである。
【００１２】図２はＣＰＵボード２１，３１の構成を示
す構成図であり、図において、２１７，３１７は故障情
報に応じた故障信号を出力するとともに他装置の故障情
報を入力する故障情報制御回路、２１８，３１８は故障
情報を信号線１０に出力するオープンコレクタ型のドラ
イバ（出力バッファ）、２１９，３１９は信号線１０上
の信号を故障情報制御回路２１７，３１７に与えるレシ
ーバ（入力バッファ）である。その他のものは同一符号
を付して図４に示したものと同一のものである。
す構成図であり、図において、２１７，３１７は故障情
報に応じた故障信号を出力するとともに他装置の故障情
報を入力する故障情報制御回路、２１８，３１８は故障
情報を信号線１０に出力するオープンコレクタ型のドラ
イバ（出力バッファ）、２１９，３１９は信号線１０上
の信号を故障情報制御回路２１７，３１７に与えるレシ
ーバ（入力バッファ）である。その他のものは同一符号
を付して図４に示したものと同一のものである。
【００１３】次に動作について説明する。図１に示すよ
うに構成されたシステムにおいて、各ＣＰＵ２１１，３
１１は、それぞれ独立して割り当てられた処理を実行す
る。また、各ＣＰＵ２１１，３１１は、必要に応じて、
システムバス１を介して各メモリボード２２，３２上の
メモリ内容を読み書きしたり、各Ｉ／Ｏボード２３，３
３に対して所定の処理を行う。
うに構成されたシステムにおいて、各ＣＰＵ２１１，３
１１は、それぞれ独立して割り当てられた処理を実行す
る。また、各ＣＰＵ２１１，３１１は、必要に応じて、
システムバス１を介して各メモリボード２２，３２上の
メモリ内容を読み書きしたり、各Ｉ／Ｏボード２３，３
３に対して所定の処理を行う。
【００１４】ここで、ＣＰＵ２１１は、外部入出力等の
動作において異常を検出すると、ローカルメモリ２１２
内の故障情報エリア２１３に異常内容を格納する。ＣＰ
Ｕ２１１は、検出された異常が重大な故障であると判断
すると、故障情報制御回路２１７にその旨を指令する。 その指令を受けた故障情報制御回路２１７は、ドライバ
２１８を介して信号線１０に故障信号を出力する。なお
、ＣＰＵ３１１も同様の処理を行っている。
動作において異常を検出すると、ローカルメモリ２１２
内の故障情報エリア２１３に異常内容を格納する。ＣＰ
Ｕ２１１は、検出された異常が重大な故障であると判断
すると、故障情報制御回路２１７にその旨を指令する。 その指令を受けた故障情報制御回路２１７は、ドライバ
２１８を介して信号線１０に故障信号を出力する。なお
、ＣＰＵ３１１も同様の処理を行っている。
【００１５】ＣＰＵボード３１側の故障情報制御回路３
１７は、レシーバ３１９を介して常時信号線１０を監視
しているので、ＣＰＵボード２１側の故障信号を検出す
ることができる。そして、故障信号を検出すると、ＣＰ
Ｕボード２１側に重大な故障が生じたことをＣＰＵ３１
１に通知する。よって、ＣＰＵ３１１は、ＣＰＵボード
２１に関する故障情報を直ちに認識でき、故障に対応し
た処理を速やかに実行できる。なお、ＣＰＵボード２１
側の故障情報制御回路２１７も同様の処理を行っている
。
１７は、レシーバ３１９を介して常時信号線１０を監視
しているので、ＣＰＵボード２１側の故障信号を検出す
ることができる。そして、故障信号を検出すると、ＣＰ
Ｕボード２１側に重大な故障が生じたことをＣＰＵ３１
１に通知する。よって、ＣＰＵ３１１は、ＣＰＵボード
２１に関する故障情報を直ちに認識でき、故障に対応し
た処理を速やかに実行できる。なお、ＣＰＵボード２１
側の故障情報制御回路２１７も同様の処理を行っている
。
【００１６】それほど重大でない故障が発生した場合に
は、従来の処理と同様にシステムバス１を介して故障情
報を伝達してもよい。また、故障情報制御回路２１７，
３１７が常時ＣＰＵ２１１，３１１を監視していること
により、重大な故障であるＣＰＵ２１１，３１１自体の
故障を直ちに検出して、その旨を他のＣＰＵボード３，
２に伝達することができる。
は、従来の処理と同様にシステムバス１を介して故障情
報を伝達してもよい。また、故障情報制御回路２１７，
３１７が常時ＣＰＵ２１１，３１１を監視していること
により、重大な故障であるＣＰＵ２１１，３１１自体の
故障を直ちに検出して、その旨を他のＣＰＵボード３，
２に伝達することができる。
【００１７】なお、上記実施例では、ＣＰＵボード２１
，３１が２つ存在する場合について説明したが、３つ以
上存在する場合であってもよい。その場合には、信号線
１０に全てのＣＰＵボードのドライバおよびレシーバを
接続するか、または、各ＣＰＵ間に各信号線を設ける。
，３１が２つ存在する場合について説明したが、３つ以
上存在する場合であってもよい。その場合には、信号線
１０に全てのＣＰＵボードのドライバおよびレシーバを
接続するか、または、各ＣＰＵ間に各信号線を設ける。
【００１８】
【発明の効果】以上のように、この発明によれば、マル
チプロセッサシステムを、故障情報制御回路によって故
障情報を直接に他の処理装置に伝達するように構成した
ので、複数のプロセッサ間で、迅速に故障情報の伝達が
行えるものが得られる効果がある。
チプロセッサシステムを、故障情報制御回路によって故
障情報を直接に他の処理装置に伝達するように構成した
ので、複数のプロセッサ間で、迅速に故障情報の伝達が
行えるものが得られる効果がある。
【図１】この発明の一実施例によるマルチプロセッサシ
ステムの構成を示す構成図である。
ステムの構成を示す構成図である。
【図２】図１に示したＣＰＵボードの構成を示す構成図
である。
である。
【図３】従来のマルチプロセッサシステムの構成を示す
構成図である。
構成図である。
【図４】図３に示したＣＰＵボードの構成を示す構成図
である。
である。
１ システムバス
２，３ 処理装置
１０ 信号線
２１，３１ ＣＰＵボード
２１１，３１１ ＣＰＵ
２１７，３１７ 故障情報制御回路
Claims (1)
- 【請求項１】 相互に他の処理装置を監視しつつ所定
の処理を実行するプロセッサを含む処理装置がシステム
バスを介して接続されたマルチプロセッサシステムにお
いて、前記各処理装置を接続する信号線を有し、それぞ
れの前記処理装置は、自装置の故障情報を出力するとと
もに他の処理装置の故障情報を入力する故障情報制御回
路と、前記故障情報制御回路が出力した故障情報を前記
信号線に出力するオープンコレクタ型の出力バッファと
、入力側が前記信号線に接続され、前記信号線から他の
処理装置の故障情報を入力してそれを前記故障情報制御
回路に与える入力バッファとを備えたことを特徴とする
マルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16914791A JPH04367964A (ja) | 1991-06-14 | 1991-06-14 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16914791A JPH04367964A (ja) | 1991-06-14 | 1991-06-14 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367964A true JPH04367964A (ja) | 1992-12-21 |
Family
ID=15881160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16914791A Pending JPH04367964A (ja) | 1991-06-14 | 1991-06-14 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08185379A (ja) * | 1994-12-29 | 1996-07-16 | Nec Corp | パラレルプロセッシングシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252962A (ja) * | 1984-05-30 | 1985-12-13 | Fuji Electric Co Ltd | プロセツサダウン通知方式 |
| JPH02281368A (ja) * | 1989-04-24 | 1990-11-19 | Mitsubishi Electric Corp | 制御装置の故障検出機構 |
-
1991
- 1991-06-14 JP JP16914791A patent/JPH04367964A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252962A (ja) * | 1984-05-30 | 1985-12-13 | Fuji Electric Co Ltd | プロセツサダウン通知方式 |
| JPH02281368A (ja) * | 1989-04-24 | 1990-11-19 | Mitsubishi Electric Corp | 制御装置の故障検出機構 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08185379A (ja) * | 1994-12-29 | 1996-07-16 | Nec Corp | パラレルプロセッシングシステム |
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