JPS6217376B2 - - Google Patents
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- Publication number
- JPS6217376B2 JPS6217376B2 JP57059086A JP5908682A JPS6217376B2 JP S6217376 B2 JPS6217376 B2 JP S6217376B2 JP 57059086 A JP57059086 A JP 57059086A JP 5908682 A JP5908682 A JP 5908682A JP S6217376 B2 JPS6217376 B2 JP S6217376B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- chips
- parallel
- wafer
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は試験方法に係り、特に試験時間の長い
半導体集積回路を複数個同時に並列試験する方法
に関するものである。
半導体集積回路を複数個同時に並列試験する方法
に関するものである。
近年、特に試験時間の長い半導体集積回路（以
下ICと呼称）の一測定手段として、検査装置
（以下テスタと呼称）に複数台のウエーハープロ
ーバーや自動ハンドリング装置を接続して複数個
のICを並列に試験して、その処理量を向上させ
る並列試験方式がとられているが、その効果は、
検査歩留りに大きく左右される為、必ずしも常時
上がつている訳ではない。然し近年のICの集積
度は年々向上する一方で、これに比例するか、も
しくはそれ以上の勾配で試験時間が長くなり、
ICのトータルコストに対する試験コストの割合
は増大する一方であり、テスタを含めた検査シス
テムの処理能力の向上が切に望まれている。この
手段として複数個のICを同時に並列試験する方
法は必要不可決である。
下ICと呼称）の一測定手段として、検査装置
（以下テスタと呼称）に複数台のウエーハープロ
ーバーや自動ハンドリング装置を接続して複数個
のICを並列に試験して、その処理量を向上させ
る並列試験方式がとられているが、その効果は、
検査歩留りに大きく左右される為、必ずしも常時
上がつている訳ではない。然し近年のICの集積
度は年々向上する一方で、これに比例するか、も
しくはそれ以上の勾配で試験時間が長くなり、
ICのトータルコストに対する試験コストの割合
は増大する一方であり、テスタを含めた検査シス
テムの処理能力の向上が切に望まれている。この
手段として複数個のICを同時に並列試験する方
法は必要不可決である。
並列試験方法に於いては、同時に測定した複数
個の被測定IC（以下DUTと呼称）が互いに良品
である場合にその効果が最もよく現われ、逆に、
良品と試験時間の短い時点で不良となる不良品と
の組み合わせが多い程にその効果は落ちる。とこ
ろが従来の並列試験方法では、複数個のDUTは
無作為に組み合つている為、良品なるDUT同志
が組み合わさるか否かは不明で、その効果は必ず
しも最大限に発揮されている訳ではなかつた。
個の被測定IC（以下DUTと呼称）が互いに良品
である場合にその効果が最もよく現われ、逆に、
良品と試験時間の短い時点で不良となる不良品と
の組み合わせが多い程にその効果は落ちる。とこ
ろが従来の並列試験方法では、複数個のDUTは
無作為に組み合つている為、良品なるDUT同志
が組み合わさるか否かは不明で、その効果は必ず
しも最大限に発揮されている訳ではなかつた。
本発明は以上のような問題点を解決した効率の
よい並列試験方法の提供にある。
よい並列試験方法の提供にある。
本発明の試験方法によれば複数個の被測定IC
を並列に予備試験する第１の試験手段と、該試験
結果で暫定的に「良」と判定された前記被測定
ICに対しては続く試験を一時的に中断させ、
「否」と判定された前記被測定ICに対してのみこ
の時点で試験を終了させ、該測定部側のみ引き続
き前記同様の予備試験を暫定的な「良」判定の被
測定ICが得られるまで順次被測定ICを替えなが
ら試験させる第２の試験手段と、前記第１及び第
２の試験手段から得られた前記暫定的な「良」判
定された複数個の再度並列に前記予備試験後に本
試験を実行させて、最終的な良、否判定を得る第
３の試験手段とから成ることを特徴とする試験方
法である。
を並列に予備試験する第１の試験手段と、該試験
結果で暫定的に「良」と判定された前記被測定
ICに対しては続く試験を一時的に中断させ、
「否」と判定された前記被測定ICに対してのみこ
の時点で試験を終了させ、該測定部側のみ引き続
き前記同様の予備試験を暫定的な「良」判定の被
測定ICが得られるまで順次被測定ICを替えなが
ら試験させる第２の試験手段と、前記第１及び第
２の試験手段から得られた前記暫定的な「良」判
定された複数個の再度並列に前記予備試験後に本
試験を実行させて、最終的な良、否判定を得る第
３の試験手段とから成ることを特徴とする試験方
法である。
以下、本発明による並列試験方法を図面を参照
しながら詳細に説明する。第１図は２枚の半導体
ウエーハーの良、否チツプを示すウエーハーマツ
プで〇印が良品チツプ、×印が不良品チツプであ
ることを示す。尚説明の便宜上、×印の不良品チ
ツプは本発明による並列試験方法の第１の試験手
段（予備試験）で発見されるものとする。又、第
２図は前記第１図のような２枚のウエーハーを従
来の並列試験方法で試験した場合の試験順序を時
間的検知からみた場合のタイミングチヤート、第
３図は同様に前記第１図のウエーハーを本発明に
よる並列試験方法で試験した場合のタイミングチ
ヤートである。
しながら詳細に説明する。第１図は２枚の半導体
ウエーハーの良、否チツプを示すウエーハーマツ
プで〇印が良品チツプ、×印が不良品チツプであ
ることを示す。尚説明の便宜上、×印の不良品チ
ツプは本発明による並列試験方法の第１の試験手
段（予備試験）で発見されるものとする。又、第
２図は前記第１図のような２枚のウエーハーを従
来の並列試験方法で試験した場合の試験順序を時
間的検知からみた場合のタイミングチヤート、第
３図は同様に前記第１図のウエーハーを本発明に
よる並列試験方法で試験した場合のタイミングチ
ヤートである。
前記第１図のような２枚のウエーハー１ａ及び
１ｂ上のチツプ２ａ及び２ｂを同時に並列試験す
る場合、従来の方法ではウエーハー１ａの第１チ
ツプとウエーハー１ｂの第１チツプ、ウエーハー
１ａの第２チツプとウエーハー１ｂの第２チツプ
ウエーハー１ａの第３チツプとウエーハー１ｂの
第３チツプ、ウエーハー１ａの第16チツプとウエ
ーハー１ｂの第16チツプという具合に、ウエーハ
ー１ａとウエーハー１ｂ間でペアーとなるチツプ
は一定しており、互いに良なるチツプが組み合う
か否かは偶然に頼つていた。
１ｂ上のチツプ２ａ及び２ｂを同時に並列試験す
る場合、従来の方法ではウエーハー１ａの第１チ
ツプとウエーハー１ｂの第１チツプ、ウエーハー
１ａの第２チツプとウエーハー１ｂの第２チツプ
ウエーハー１ａの第３チツプとウエーハー１ｂの
第３チツプ、ウエーハー１ａの第16チツプとウエ
ーハー１ｂの第16チツプという具合に、ウエーハ
ー１ａとウエーハー１ｂ間でペアーとなるチツプ
は一定しており、互いに良なるチツプが組み合う
か否かは偶然に頼つていた。
したがつて前記第１図に示すような良、否チツ
プを有するウエーハーを従来方法で並列試験した
時には、第２図に示すように互いのウエーハーの
第６チツプを試験する場合には両チツプ共、良チ
ツプであるため、並列測定の効果は現われるが、
例えば互いのウエーハーの第２チツプ、第７チツ
プ、第８チツプでは良品チツプと不良品チツプが
組み合い、不良品チツプに要する測定時間が良品
チツプの測定時間に含まれる為、その効果は不良
品チツプに要する試験時間分のみ短縮されるが、
特にウエーハーテストに於ける不良はシヨート障
害テスト、直流パラメトリツクテスト、及び基本
フアンクシヨンテスト等に代表されるように、ト
ータルのテスト時間に比べて比較的短時間で済む
試験で発見される割合が高い為、前述のように良
品チツプと不良品チツプの組み合わせに於いては
並列試験の効果はほとんど期待できない。
プを有するウエーハーを従来方法で並列試験した
時には、第２図に示すように互いのウエーハーの
第６チツプを試験する場合には両チツプ共、良チ
ツプであるため、並列測定の効果は現われるが、
例えば互いのウエーハーの第２チツプ、第７チツ
プ、第８チツプでは良品チツプと不良品チツプが
組み合い、不良品チツプに要する測定時間が良品
チツプの測定時間に含まれる為、その効果は不良
品チツプに要する試験時間分のみ短縮されるが、
特にウエーハーテストに於ける不良はシヨート障
害テスト、直流パラメトリツクテスト、及び基本
フアンクシヨンテスト等に代表されるように、ト
ータルのテスト時間に比べて比較的短時間で済む
試験で発見される割合が高い為、前述のように良
品チツプと不良品チツプの組み合わせに於いては
並列試験の効果はほとんど期待できない。
従つて本発明は以上説明したような不具合に特
に注目し、作為的に良品と思われるチツプを組み
合わせるようにしたものである。
に注目し、作為的に良品と思われるチツプを組み
合わせるようにしたものである。
本発明の並列試験方法では被測定ICの試験内
容を予備試験と本試験という具合に２つに分離し
予備試験としては前述したようなシヨート障害テ
スト、直流パラメトリツクテスト、基本フアンク
シヨンテスト、のような基本的なテスト項目及び
その他のAC試験やマージン予裕度試験で不良に
なる場合を相定した比較的不良検出率の高い試験
項目で構成し、かつこれらはトータルテスト時間
に比べて短時間な試験とする。試験の実行手順と
しては始めにウエーハー１ａの第１チツプとウエ
ーハー１ｂの第１チツプを並列に前記予備試験を
実行し、その結果、両チツプ共「良」判定の場合
には引き続き本試験を並列に実行するが前記予備
試験結果が「良」と「否」に分かれた時には
「良」側のチツプに対しては一時的に試験を中断
して「否」のチツプのみこの時点で試験を終了さ
せ試験の対象チツプを次に移して再度予備試験を
実行させる。第１図に示すようなウエーハーの場
合にはウエーハー１ａ，１ｂの第１チツプを並列
に予備試験するが両チツプとも「不良」の為、互
いに次の第２チツプで並列に予備試験する。ここ
ではウエーハー１ａは「不良」で、ウエーハー１
ｂは「良」である為、ウエーハー１ｂの第２チツ
プはここで一時的に試験を中断し、ウエーハー１
ａ試験チツプを第３チツプに移し、このチツプの
み単独で予備試験し該チツプも「不良」のためさ
らに第４チツプを予備試験、以後順にウエーハー
１ａで予備試験で「良」なるチツプが存在するま
で実行する。第６チツプが予備試験で「良」とな
つたら、先に中断していたウエーハー１ｂの第２
チツプと前記ウエーハー１ａの第６チツプを並列
に本試験を実行させ、これらの両チツプに対して
は本試験の結果が最終判定結果となる。以下両ウ
エーハーとも互いにチツプを次に移し又予備試験
から前述した方法で試験を実行させる。
容を予備試験と本試験という具合に２つに分離し
予備試験としては前述したようなシヨート障害テ
スト、直流パラメトリツクテスト、基本フアンク
シヨンテスト、のような基本的なテスト項目及び
その他のAC試験やマージン予裕度試験で不良に
なる場合を相定した比較的不良検出率の高い試験
項目で構成し、かつこれらはトータルテスト時間
に比べて短時間な試験とする。試験の実行手順と
しては始めにウエーハー１ａの第１チツプとウエ
ーハー１ｂの第１チツプを並列に前記予備試験を
実行し、その結果、両チツプ共「良」判定の場合
には引き続き本試験を並列に実行するが前記予備
試験結果が「良」と「否」に分かれた時には
「良」側のチツプに対しては一時的に試験を中断
して「否」のチツプのみこの時点で試験を終了さ
せ試験の対象チツプを次に移して再度予備試験を
実行させる。第１図に示すようなウエーハーの場
合にはウエーハー１ａ，１ｂの第１チツプを並列
に予備試験するが両チツプとも「不良」の為、互
いに次の第２チツプで並列に予備試験する。ここ
ではウエーハー１ａは「不良」で、ウエーハー１
ｂは「良」である為、ウエーハー１ｂの第２チツ
プはここで一時的に試験を中断し、ウエーハー１
ａ試験チツプを第３チツプに移し、このチツプの
み単独で予備試験し該チツプも「不良」のためさ
らに第４チツプを予備試験、以後順にウエーハー
１ａで予備試験で「良」なるチツプが存在するま
で実行する。第６チツプが予備試験で「良」とな
つたら、先に中断していたウエーハー１ｂの第２
チツプと前記ウエーハー１ａの第６チツプを並列
に本試験を実行させ、これらの両チツプに対して
は本試験の結果が最終判定結果となる。以下両ウ
エーハーとも互いにチツプを次に移し又予備試験
から前述した方法で試験を実行させる。
以上の実行順序をタイミングチヤートで示した
が第３図である。第２図に示す従来の並列試験方
法でもタイミングチヤートと第３図のタイミング
チヤート比較してわかるように本発明の並列試験
方法では、少くとも、良品チツプ数の少ない側の
ウエーハーの良品チツプは必ずもう一方のウエー
ハーの良品チツプと組み合つて試験する為並列試
験の効果は従来方法に比べて明らかに向上してお
り、この度合は予備試験の時間が短かい程その効
果は大きい。
が第３図である。第２図に示す従来の並列試験方
法でもタイミングチヤートと第３図のタイミング
チヤート比較してわかるように本発明の並列試験
方法では、少くとも、良品チツプ数の少ない側の
ウエーハーの良品チツプは必ずもう一方のウエー
ハーの良品チツプと組み合つて試験する為並列試
験の効果は従来方法に比べて明らかに向上してお
り、この度合は予備試験の時間が短かい程その効
果は大きい。
第１図はウエーハーマツプ、第２図は従来の並
列試験方法によるチツプの実行順序を時間的検知
からみた場合のタイミングチヤート、第３図は本
発明による並列試験方法の第２図同様のタイミン
グチヤートである。 なお図において、１ａ，１ｂ……ウエーハー、
２ａ，２ｂ……被測定チツプ、である。
列試験方法によるチツプの実行順序を時間的検知
からみた場合のタイミングチヤート、第３図は本
発明による並列試験方法の第２図同様のタイミン
グチヤートである。 なお図において、１ａ，１ｂ……ウエーハー、
２ａ，２ｂ……被測定チツプ、である。
Claims (1)
- １ 夫々が複数のチツプを有する複数個の半導体
ウエーハーを並列に試験する方法に於いて、第１
の試験で複数個の前記半導体ウエハーを並列に試
験し、該第１の試験で「良」と判定されたチツプ
に対しては続く第２の試験を一時的に中断し、
「否」と判定された半導体ウエハーに対してのみ
引続き前記第１の試験を「良」と判定されるチツ
プが得られるまで行ない、すべての半導体ウエハ
ーにおいて「良」と判定されたチツプがそろつた
時、それらの被試験素子に対して続く第２の試験
を行ない、前記第１の試験として比較的不良検出
率の高い試験項目であつて短時間で結果が得られ
る試験を行ない、前記第２の試験としてその他の
本試験を行なうことを特徴とする試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059086A JPS58176944A (ja) | 1982-04-09 | 1982-04-09 | 試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059086A JPS58176944A (ja) | 1982-04-09 | 1982-04-09 | 試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58176944A JPS58176944A (ja) | 1983-10-17 |
| JPS6217376B2 true JPS6217376B2 (ja) | 1987-04-17 |
Family
ID=13103174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059086A Granted JPS58176944A (ja) | 1982-04-09 | 1982-04-09 | 試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176944A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0487659A (ja) * | 1990-07-27 | 1992-03-19 | Mochizuki Kiko Seisakusho:Kk | 長尺薄葉突板シートの塗装方法並びに装置 |
| JPH0487660A (ja) * | 1990-07-27 | 1992-03-19 | Mochizuki Kiko Seisakusho:Kk | 長尺シート状弾性体の塗装方法並びに装置 |
| CN100430925C (zh) * | 2005-06-30 | 2008-11-05 | 东北大学 | 一种基于嵌入式操作的管理系统及装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010743A (ja) * | 1983-06-30 | 1985-01-19 | Nec Home Electronics Ltd | 半導体素子特性測定方法 |
| JPS60254626A (ja) * | 1984-05-30 | 1985-12-16 | Sharp Corp | ウエハテスト方法 |
-
1982
- 1982-04-09 JP JP57059086A patent/JPS58176944A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0487659A (ja) * | 1990-07-27 | 1992-03-19 | Mochizuki Kiko Seisakusho:Kk | 長尺薄葉突板シートの塗装方法並びに装置 |
| JPH0487660A (ja) * | 1990-07-27 | 1992-03-19 | Mochizuki Kiko Seisakusho:Kk | 長尺シート状弾性体の塗装方法並びに装置 |
| CN100430925C (zh) * | 2005-06-30 | 2008-11-05 | 东北大学 | 一种基于嵌入式操作的管理系统及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58176944A (ja) | 1983-10-17 |
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