JPS59178667A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は例えばパイプライン方式の計算機におけるベ
クトルデータのメモリアクセス競合による遅延を短くす
ることに関するものである。

従来のこの種の装置として第１図と第２図に示（３） すものがあった。第１図の山〜（４）は同一のメモリ回
路ブロックであ飢　メモリ回路ブロックｉｌｌの詳ａ′
ｆ：第２図に示す。図に於て、（５）はデータレジスタ
、（６）はアドレスレジスタ、　　＋７１．　　＋８１
１ｄレジスタ。

ｆｌｏｌは選択回路を灯った出力レジスタ、　　（ｎ）
はメモリ回路、　　ｔ１２＋、　　０３＋は１ビツトの
レジスタ、　　［１４１はレジスタ＋７１．　　＋８１
．０２１．１１３＋、　　及びメモリ回路（１υの制御
を行う制御回路、ｕ５）はレジスタ＋６１．　　＋７１
のデータをメモリ回路ブロック山〜（４）に入力する制
御を行なう制御回路、ａ６）はメモリ回路ブロック山〜
（４）の出力をレジスタ（１０１に格納する動作を制御
する制御回路、　　（Ｉ０１Ｊ〜（１０４）は各々レジ
スタ＋１２１及びメモリ回路ブロック（２）〜（４）の
レジスタ［１２＋に対応するレジスタからの１ビツトの
情報を制御回路１１５１に送る信号線、　　（１０５）
はレジスタ（６）の下位２ピツトのデータを制御回路（
１５）に送るバス、（１０６）〜（１０９）は制ｆａ１
１回（４） 路［６１に送る信号線、　　（１１６）　　は制御回路
１１６１の制御信号をレジスタ［０１に送る信号線、　
　（１１７Ｊ、　（１１８Ｊ　　は各々レジスタ＋５１
．　　＋６１にデータを入力するバス、　　（１１９）
はレジスタ（５）のデータをレジスタ（７１及びメモリ
回路ブロック（２）〜（４）の対応するレジスタに送る
バス。

（１２０）はレジスタ（６）の下位２ビット除−たデー
タをレジスタ（８）及びメモリ回路ブロック（２）〜（
４）の対応するレジスタに送るパス、　　（１２１）　
　はレジスタ（８）のデータをメモリ回路（１１）に送
るバス、　　（１２２）〜（１２５）は各々メモリ回路
（１１）及びメモリ回路ブロック（２）〜（４）の対応
するメモ９回路の出力をレジスタ（１０）に送るパス、
　　（１２６Ｊはレジスタｔ１０１のデータを出力する
パス、　　（１２７Ｊ　　はレジスタ（７）のデータを
メモリ回路（１１ノヘアドレスデータとして入力するパ
スである。

次に動作について説明する。この場合メモ９回路（１１
）のサイクル・タイムはマシン・サイクル・タイムの２
倍であるとし、その動作のタイミング・パルスを第３図
に示す。図のパルスノウチ、・実で甲で示したパルスは
次に説明するデータをラッチ（５） ）４るタイミング・パルスを、破線で示したパルス− は他のデータをラッチするタイミングパルスであること
を示す。まずメモ９回路（１υ及びメモリ回路ブロック
（２）〜（４）に対応するメモ９回路のデータを読み出
す場合について説明する。この説明ではメモリ回路ブロ
ック（１）のメモ゛す回路（１υに格納されているデー
タを読み出す場合について述べる。

なお、データかメモリ回路ブロック（２）〜（４）のメ
モリ回路に格納されている場合も同様である。

第１のクロック・パルスの後例、読み出されるべきデー
タのアドレスがレジスタ（６）に格納される。

レジスタ（６）に格納されたデータの１位２ビツトはメ
モリ回路ブロックｉｌｌ〜（４）の１つを示し、この２
ビツトの値が０．　１．　２．　３のとき各々メモリ回
路ブロックｉｌｌ、　＋２１．　１３１．　１４１を示
す。レジスタ（６）の下位２ビツトを除くデータはメモ
！１回路（１１）及びメモリ回路ブロック（２）〜（４
）に対応するメモリ回路におけるアドレスを示す。この
場合、読み出すデータはメモリ回路ブロックは）に格納
されているから、上記の下位２ピツトの値／Ｉ′ｉｏで
ある。次に上（す 記の下位２ビツトの情報は制御回路口５）に送られる。

れているか否かの情報を各々１．０で示している。

制御回路（１５）は上記の下位２ビツトで示されたメモ
リ回路ブロック（１）〜（４）からの信号線（１０す〜
（１０４）の１つの信号が０である場合、この回路に入
力する信号線（１０６）〜（１０９）の１つに制御信号
を出力する。この場合レジスタ聞がＯならば信号線（１
０６）に制御信号を出力されて第２のクロック・パルス
でレジスタ（６）の下位２ビツトを除くデータがレジス
タ＋７１　Ｋ　Ｍ　納され、レジスタ（１２１がセット
されてメモリ回路（団のアクセスが開始される。続いて
レジスタ（６）、制御回路１５１に：関し上記の第１の
クロック・パルスで述べた動作が実行される。第１のク
ロック・パルスで制御回路（１５ｊに入力される信号線
（１０１）〜（１０４）の上記の下位２ビツトのデータ
で示される信号線のデータが１の時、つま）この場合（
７） （１０りのデータが１の時、この信号線のデータが０に
をった後に送られてくるクロック・パルスまで上記の第
２のクロック・パルスでの動作は待ち状態になシ、上記
の時点から実行される。レジスタｕ２はセットされてか
ら、１．５クロツク・タイムスタ（１３１の情報はメモ
リ回路ブロック（２）〜（４）のレジスタ（Ｉ３）に対
応するレジスタの情報と共に信号線（１１０）〜（１１
３）によって制御回路（１６（に送られる。制御回路（
１６１は次のクロック・パルスで（１６）は上記のレジ
スタ０３１あるいは他のメモリ回路ブロック（２）〜（
４）に対応するレジスタのセットされているメモ９回路
（１υあるいはこれに対応するメモ９回路の出力をレジ
スタａＯ）に格納する。この場合、メモリ回路（田の出
力が格納される。こうして、１番目のクロック・パルス
でレジスタ（６）にアドレスが入力さｎたメモ９回路（
１υのデータは、レジスタＣｌ０）に格納さく８Ｊ れ、メモリ装置から出力される。２番目のクロック・パ
ルスでレジスタ（６）にアドレスが入力されたデータは
、格納されているメモリ回路がメモリ回路ブロック（２
）〜（４）に含まれていれは、このメモ９回路のアクセ
スはメモリ回路（１１）のアクセスと並列に実行できる
から上記のレジスタ（１０）に先のデータが格納された
クロック・パルスの次のクロック・パルスでレジスタ（
１０）に格納される。こうして各のアドレスに格納され
ているデータを出力できる。

次にメモリ回路（１１）及びメモリ回路ブロック（２）
〜（４）のメモリ回路（１１，３Ｋ対応するメモリ回路
に書き込む場合について説明する。メモリ回路（１１〕
のサイクル・タイムは読み出す場合と同一であるとする
。第１のクロック・パルスでレジスタ＋５１．　＋６１
に各々書き込むデータと、このデータのアドレス・デー
タが格納される。次にレジスタ（６）の下位２（９） ビットの情報が制御回路（１５１に送られ、読み出しの
場合と同様に制御信号が信号線（１０６）〜（１０９Ｊ
　全経てメモリ回路ブロック（１）〜（４）の１つに送
られる。

第２のクロック・パルスで、制御信号の送られたメモリ
回路ブロック（１）〜１４）のレジスタ＋７１．　＋８
］あるいはこのレジる夕（７１，＋８１に対応する他の
レジスタに各々レジスタ（６）の下位２ビツトを除すた
データと、レジスタ（５）のデータが格納され、レジス
タａ２あるいはこのレジスタＩＪ２＋に対応する他のレ
ジスタがセットされてメモリ回路（１１）あるいはこの
メモ９回路（１υに対応する他のメモ９回路のアクセス
が開始される。次に上記の３・１のクロック・パルアク
セスされている最中のメモ９回路をアクセスしようとし
ない限飢　各クロック・パルスごとにデータを書き込む
ことかできる。またアクセスしようとするメモ９回路が
アクセスされている最中（１０〕 で信号線（ＩＯＩＪ〜（１０４）の対応する１本のデー
タが１の場合、読み出しの場合と同様に待ち状態となる
。

従来のメモリ装置は以上のように構成されているので１
例えば１クロツク・タイムととにデータをアクセスしよ
うとする場合にアクセスされているメモ９回路（１１）
あるいはメモリ回路ブロック（２）〜（４）のメモリ回
路＜ＩＫ　　対応するメモリ回路をアクスセしようとす
ると、このアクセスだけでなく。

続く別のメモリ回路へのアクセスまでが待ちの状態にな
るという欠点かあった。

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、１つのメモ９回路におけるアクセ
ス競合によるアクセスの遅延が他のメモリ回路のアクセ
スを遅延させずに動作できるメモリ装置を提供すること
を目的としている。

りの詳細を２′５図に示す。図に於て、　＋５１．　　
＋６１．　１１０１（１１） （ＩＩＪ、　＋１３１．　　（１１０）〜（１１３）、
　　（１１６）〜（１１Ｂ）、　　（１２６）　　は。

オＩＩＪ、Ｊ−２図に示したものと全く同一のものであ
る。（１５ａ）、　（１６ａＪは制御回路、　　ｔ２０
１〜Ｉ２２＋はＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓ
ｔ　Ｏｕｔバッファ、’２３１は選択回路、　＋２４１
はメモリ回路０υ、レジスタｆ１３１　、　　バッファ
１２１）〜（２３）の制御を行なう制御回路、箇）は制
゛御回路（１５ａＪ、　（１６ａ）によって制御される
ＦＩＦＯバッファ（］０５ａＪはレジスタ（６）の下位
２ビツトのデータを制御回路（１５ａ）、バッファ防）
に送るバス、　　（ｔｏ６ａ）〜（１０９ａ）は制御回
路（１５ａ）の制御信号を各々選択回路伽）及びメモリ
回路ブロック（２ａ）〜（４ａ）の制御回路臼）に対応
する制御回路に送る信号線、　　（１１９ａＪはレジス
タ（５）のデータをバッファ（２０１及びメモリ回路ブ
ロック（２ａ）〜（４ａ）のＦＩＦＯバ、ファ刈に対応
するＦＩＦＯバッファに送るパス、　　（］、２０ａ）
はレジスタ１６）の下位２ビツトを除いたデータをバッ
ファ１２１１及びメモリ回路ブロック（（２ａ）〜（４
ａ）のバッファ（２１）に対応するＦＩＦＯバッファに
送るバス、　　（１２１ａ）はバッファ（２１の出力を
メモリ回路（１１）に送るバス、　　（１２２ａＪ〜（
１２５ａ）は各々泗（１２Ｊ スデータとしてメモリ回路（１１〕に入力するパス。

（１２８Ｊ　はメモリ回路（１１〕の出力をバッファ０
２１．　　（２３１に送るバス、　　（１２９ＪはＦＩ
ＦＯバッファ□□□の出力を制御回路（１６ａ）に送る
パス、　　（１３０）、　（１３１）は各々制御回路（
１５ａＬ　（ｘ６ａ）の制御信号をバッファ□□□に送
る信号！、　　（１３２Ｊはバッファ（ハ）の出力をバ
ッファ（ハ）に送るパスである。

上記のように構成されたメモリ装置の動作について、従
来の装置の動作と対比させながら説明する。メモリのサ
イクル・タイムは従来の装置と同じくマシン・サイクル
・タイムの２倍であるとする。

まず、メモ９回路（１υ及びメモリ回路ブロック（２ａ
）〜（４ａ）のメモリ回路（１１）に対応するメモ９回
路からデータを読み出す場合について説明する。

第１のクロック・パルスの後、従来装置と同様のタイミ
ングでレジスタ（６）にアドレスのデータが格納される
。このデータの示す情報は従来装置と同（］：ｊｌ 様である。このデータの下位２ビツトのデータが制御回
路（１５ａＪに送られ、この下位２ビツトのデーここて
はメモリ回路ブロック″（１ａ）に送られた場合につい
て説明する。上記の制御信号で制御回路例の制御動作が
１始され、レジスタ（６］の下位２ビツトを除くデータ
はＦＩＦＯバッファ輝に格納される。

同時に制御回路（１５ａ）はＦＩＦＯバッファ１２５＋
に制御信号を送Ｑこのバッファｔ２５）はレジスタ（６
）の下位２ビツトを格納する。第２のクロック・パルス
でバッファ弧に格納されたデータが出力され、メモリ回
路（１１）のアクセスが開始される。この時メモ９回路
（１υが他のアドレス・データによってアクセスきれて
いる場合、バッファ例からはこのアドレス・データが出
力されておシ、このアクセスの終了後に前記の第１のク
ロック・パルスで格納されたアドレス・データが出力さ
れて、このアドレス・データで示されるデータのアクセ
スが開始される。

（１４） メモリ回路ブロック（１ａＪ〜（４ａ）はこのような構
造になっているため従来装置のメモ９回路がアクセスさ
れている最中であることを示すレジスタａ２け必要でな
く、レジスタ（６）に格納されたデータは次のクロック
・パルスでこれらの回路に送ることが一↓スが行なわれ
る。

メモリ回路（１１）でアクセスが開始されると従来の装
置と同様のタイピングでレジスタｔ１３１がセットされ
９次のクロック・パルスで出方可能になるという情報が
出力される。

このクロック・パルスで、　　ＦＩＦＯバッファ＠が空
な場合、メモ９回路（１１）の出力はバッフアク）によ
って選択、出力され、制御回路（１６ａＪによって選ば
れた場合レジスタ叫に格納されてメモリ装置から出力さ
れ、従来の装置と同様のタイミングでレジスタ［３１は
９セツトされる。制御回路（１６ａ）によって違はれな
い場合、及びバッファａが空でない場合（１５ノ バッファ（２）に格納される。バッファ（２２１が空で
ない場合、レジスタ（１３ｊは常にセットされ順に順次
出力され、レジスタ叫に格納されて本メモリ装置から出
力される。次にメモリ回路ブロック（１ａ）〜（４ａＪ
からの出力データのうち１つを選択してレジスタ叫に格
納する動ｆ′Ｆ−を制御する、制御回路（１６ａＪにつ
いて説明する。ここでは、上記のデータの選択される順
番を、対応するアドレス・データの入力順にする場合を
説明する。

り［１３１に対応するレジスタの情報によって示され信
号線（１１０）〜（１１３）によって制御回路（１６ａ
Ｊ　に入力される。一方、　　ＦＩＦＯバッファ品）に
は、入力されたアドレス・データの下位２ビツトのデー
タが入力された）＠番に格納されているから、レジスタ
［１０１にデータが格納するたびに制餌ｊ回路１２４）
の先頭のデータを出力して次のデータが先頭に来るよう
な制御を行なうことによって、制御回路□□□の先頭の
デー（１６） りは上記のレジスタ叫に格納されたデータのアドレス・
データに続くアドレス・データが送られたメモリ回路ブ
ロック（１ａＪ〜（４ａ）の選択を示す情報となる。

従って、メモリ回路ブロック（１ａ）〜（４ａ）からの
信号線（１１０）〜（１１３Ｊについて、バッファ（ハ
）の先頭データで示されるものの信号がセットされるま
で待ち。

クロック・パルスのタイミングでこの回路からの出力を
レジスタ（１０１に格納するという動作で、レジスタ（
１０１から出力されるデータの順番はアドレス・データ
が入力された順番と対応する。

次にメモリ回路（１υ及びメモリ回路ブロック（２れる
。次にレジスタ（６）の下位２ピツトの情報が制御回路
（１５ａ）に入力され読み出しの場合と同様に制御信号
がメモ９Ｆｍ路ブロック（Ｉａ）〜（４ａ）の１つに送
られる。

（Ｊ７） 制御信号の送られた（口）路では、レジスタ（５）のデ
ータ、レジスタ（６）の下位２ビットヲ除くデータを各
々ＦＩＦＯバッファ（２０几（２１Ｉあるいはメモリ回
路ブロック（２ａ］〜（４ａ）のバｙ　７７　ａｔ、　
ｆ２１１に対応するＦＩＦＯバッファに格納する。例え
ばこれがバッファ（支））。

（２Ｄに格納された場合、第２の、クロック・パルスで
バッファ■ｇ、　［２１１からこの格納されたデータが
出力され、メモリ回路のアクセスが開始され、続いて第
１のクロック・パルスで述べた動作が実行される。第３
のクロック・パルス以後は第２のクロック・パルスで述
べた動作を繰シ返す。バッファ（４）フ。

［２１Ｊではデータは出力が開始されてから、２クロツ
ク・タイムの後１次のデータの出力が開始され。

このデータが無い場合、バッファ剛、（２υは空になり
、メモリ回路（ｌυのアクセスは終了する。上記の第２
のクロック・パルスの時点で、上記のオ１（１８ノ なお、上記実施例では読み出しの場合アドレス・データ
の入力された順にデータを出力する場合について述べた
が、制御回路（１６ａＪをレジスタ［１３１あるいはメ
モリ回路ブロック（２ａ）〜（４ａ）のレジスタ［１３
１に対応するレジスタがセットされたデータの順番にレ
ジスタｔ１０１に格納するような制御を行なうように構
成すれば、メモ９回路からの出力が可能になった顔にメ
モリ装置から出力でき、上記の実施例よシも速くデータ
を出力できる。この場合メモリ装置から圧力されたデー
タは必ずしもアドレス・データの入力されたノ一番とは
ならないため、出力データがどのアドレス・データに対
応するものかを示す情報を出力する必要がある。２６図
に示した回路は第４図に示した回路に付加されて上記の
情報を出力する回路であ飢（５１）〜（財）はＦｌ、Ｆ
’Ｏ機能を待ったバッファで各々メモリ回路ブロック（
１ａＪ（１９〕 〜（４ａ）に対応するもの、時はレジスタ、（陶はレジ
スタ価）のデータに１を加えたデータを出力する加算回
路、　　１５７Ｊは選択回路を持ったレジスタ、岬は上
記の番号を示すデータを発生する回路の全体、（２ｏυ
力をレジスタ啼に送るパス、　　（２０７）はレジスタ
６゛θのデータをメモリ装置から出力するバスである。

この回路では、アドレス・データガレジスタ師）に新た
なデータが格納される。このデータは上記の加算回路−
の出力であるから、６５）に格納されるデータは遂次、
　　１．　２．　３．・・・と変化する。上記のアドレ
ス・データがメモリ回路ブロック（ｌａ）　−（４ａＪ
の１つに送られ格納されると同時にレジスタ時のデータ
は上記の格納されたメモリ回路ブロック（１ａＪ〜（４
ａ）に対応するＦＩＦＯバッファ６υ〜婿の１つに格納
される。次に上記のアドレス・データに対応するメモリ
回路の出力データがレジスタＤＯ）に格納されると同時
に、上記のバッファＩＩＪ−６４１の１つ（２０） に格納されたデータがレジスタのηに格納される。

こうてメモリ回路から出力されたデータと共に。

このデータと番号を示すデータも出方される。

２６図に示される上記の実施例では９番号を示すデータ
を発生する回路６８）を加算器とレジスタだけで構成し
たが、オフ図に示されるようにこのレジスタの出力をア
ドレス・データとする番号を示バッファ１５１）〜（５
４Ｊに送るパス、　　（２０Ｂ）はレジスタ時のデータ
をアドレス・データとしてメモリ回路時に送るバスを示
す。

また、オフ図に示される上記の実施例ではメモリ回路（
５９）を用いたがこれを例えばＡＮＤ回路、０几厄路の
組み合わせで構成される変換回路で置き換えても同様の
効果が期待できる。

さらにまた、上記実施例ではレジスタ＋５）、　＋６１
゜１１０１、及び制御回路（１５ａ）、　（１６ａ）、
及び珂・６図で示しく２１ノ た回路を１組しか持たなかったが、２組以上持つ場合で
も同様の効果が期待できる。

この発明は以上説明したとうシ、メモ９回路にＦＩＦＯ
機能を持ったバッファを付加するという簡単な構造によ
って、１つのメモ９回路のアクセス競合による他のメモ
リ回路のアクセスの開始の遅延を防止できる。

【図面の簡単な説明】

１・１図は従来のメモリ装置を示すブロック図。 第２図は、第１図のメモリ回路ブロック山を示すブロッ
ク図、第３図は従来装置の動作のタイミ装置の出力デー
タの番号を示すデータを出力する回路のブロック図であ
る。 図において、（１υはメモリ回路、　１２０１〜（２）
はＦ’ＩＦ’０バッファ　、　　（１５ａ）、　　（１
６ａＪは制御回路、　　（５１）−４５４１はＦ’ＬＦ
Ｏバッファ、時はデータの番号を示すデータを（２２） 発庄する回路である。 なお９図中同一行号は同一または相陥部分を示す。 出願人　工業技術院長　石板誠− （２３） 第５図 第６図

Claims (5)

【特許請求の範囲】
1. （１）アドレスを保持するアドレスレジスタと、書込み
   データを保持するデータレジスタと、上記各レジスタに
   接続されデータの読出し、書込みを行なうメモリ回路を
   有するメモリ回路ブロックを複数有し、上記各メモリ回
   路ブロックからのデータを保持し出力する出力レジスタ
   とを有するメモリ装置であって、上記各メモリ回路ブロ
   ックに。 上記メモリ回路に対するアドレスを入力するＦＩＦＯ（
   Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）の機能を有す
   る第１のバッファと、上記メモリ回路に対する書込みデ
   ータを入力するＦＩＦＯの機能を有する第２のバッファ
   と、上記メモリ回路からの出力を入力するＦＩＦＯの機
   能を有する第３のバッファを設けるとともに。 上記アドレスレジスタとデータレジスタとからの各デー
   タを上記複数のメモリ回路ブロックのいずれに与えるか
   を指示する制御回路を設けたことを特徴とするメモリ装
   置。
2. （２）各メモリ回路ブロックよシ読出される各出力デー
   タを、アドレスレジスタにノ顔次入力するアドレス順に
   外部へ出力するようにしたことを特徴とする特許請求の
   範囲第１項記載のメモリ装置。
3. （３）　　各メモリ回路ブロックよ゛力出力される各出
   力データを、上記出力データが上記メモリ回路ブロック
   よシ出力可能になった順番に外部へ出力させるようにし
   たことを特徴とする特許請求の範囲第１項記載のメモリ
   装置。
4. （４）アドレスを保持するアドレスレジスタと、書込み
   データを保持するデータレジスタと、上記各レジスタに
   接続されデータの読出し、書込みを行なうメモリ回路を
   有するメモリ回路ブロックを複数有し、上記各メモリ回
   路ブロックからのデータを保持し出力する出力レジスタ
   を有するメモリ装置であって、上記各メモリ回路ブロッ
   クに、上記メモ９回路に対するアドレスを入力するＩ’
   ＩＦＯ（Ｆｊｒｉｔ　Ｉｎ　Ｆｉｒａｔ　０ｕｔ）の機
   能を有する第１のバッファと、上記メモリ回路に対する
   書込みデータを入力（２） するＦＩＦＯの機能を有するオ・２のバッファと、上記
   メモリ回路からの出力を入力するＦＩＦＯの機能を有す
   る第３のバッファを設け、且つ上記アドレスレジスタと
   データレジスタとからの各データを上記複数のメモリ回
   路ブロックのいずれに与えるかを指示する制御回路と、
   データ読出し時に上記アドレスレジスタに順次入力する
   アドレスに対応した番号を示すデータを発庄する回路と
   を設け。 上記各メモリ回路ブロックよ多出力する出力データに上
   記番号データを付加して、外部へ出力するようにしたこ
   とを特徴とするメモリ装置。
5. （５）各メモリ回路ブロックよ）読出される各出力デー
   タを、アドレスレジスタに順次入力するアドレス順に外
   部へ出力するようにしたことを特徴とする特許請求の範
   囲第４項記載のメモリ装置。