JPH01284966A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、複数のベクトルレジスタと、マルチボートを
有するバンク構成の主記憶装置を備え、主記憶装置から
複数のベクトルデータを読出して対応するベクトルレジ
スタに先頭の要素から順にロードし、これら複数のベク
トルデータの各要素間で所定の演算を行なうデータ処理
装置に関する。

［従来の技術］ 従来、この種のデータ処理装置では、複数のベクトルデ
ータな主記憶から読出して対応するベクトルレジスタヘ
ロードするとき、主記憶装置へのアクセスは１つのベク
トルデータ毎に分けて行なわれていた。

そして、この方法として、それぞれアクセスを順次処理
する方法と、並列に処理する方法とがあった。

〔発明が解決しようとする課題〕

第３図は前者の方法を説明するデータ処理装置の従来例
の要部のブロック図である。

主記憶装置１３０は、＃○から＃３１までの３２のメモ
リバンク１４０を有しており、＃Ｘのメモリバンクには
ｍｏｄ３２　（３２で除した剰余）がＸに等しいアドレ
スが割付けられている。データ処理部１００には８個の
ベクトルレジスタ１１１．１１２．　　・・・、１１８
と、ベクトルレジスタ１１３，１１４にロードされたベ
クトルデータの各要素間で論理積演算を実行する演算器
１２０を含んでいる。アクセス制御部１８０は、データ
処理部１００の信号線１０１によるアクセス要求により
主記憶装置１３０を信号線１６１゜１６２、・・・、１
６８により＃０から＃７までの８個のボート１５０を経
てアクセスし、信号線１５１．１５２．　　・・・、１
５８を経て読出されたベクトルデータの各要素を信号線
１７１によりベクトルレジスタ１１１〜１１８に移送す
る。

第４図はベースが５（バンク＃５）、距離が４、長さが
５のベクトルデータＡ　（ａｏ　、　ａｔ　。

ａ　２１８３．ａ４　）と、ベースが７（バンク＃７）
、距離が４、長さが５のベクトルデータＢ（ｂｏ、ｂ、
ｂｚ、ｂｓ、ｂ４）を主記憶装置１３０から読出してそ
れぞれベクトルレジスタ１１３．１１４にｏ−ドし、演
算器１２０テＡＡＢ＝（ａｏ△ｂｏ　、ａｔ　Ａｂ＋　
＋　　ａ２△ｂｚ。

ａ３△ｂ　３　＋　ａ　４△ｂ４）（△は両辺の論理積
の意）の演算を行なう場合のタイムチャート、表１は各
回のアクセスにおけるアクセスされるバンクを示す表で
ある。

表　　１ この場合、１回目のアクセスでバンク＃９と＃５．２回
目のアクセスでバンク＃１７と＃１３．３回目のアクセ
スでバンク＃２１のアクセスが行なわれてベクトルデー
タＡが読出されベクトルレジスタ１１３ヘロードされ、
４回目のアクセスでバンク＃７と＃１１．５回目のアク
セスでバンク＃１５と＃１９．６回目のアクセスでバン
ク＃２３のアクセスが行なわれてベクトルデータＢが読
出されベクトルレジスタ１１４ヘロードされる。

そして、４回目のアクセスでデータｂ０．ｂ＋がレジス
タ１１３ヘロードされた後、Ｂ（ＩＡｂｏ。

ａ１△ｂ１の演算が行なわれ、５回目のアクセスでデー
タｂｚ、ｂｓがレジスタ１１４ヘロードされた後、ａ２
△ｂｚ、ａ３△ｂ、の演算が行なわれ、６回目のアクセ
スでデータｂ４がレジスタ１１４ヘロードされ、ａ４△
ｂ４の演算が行なわれる。

このように、バンクアクセスは、表１に示すように頻発
するメモリポートの競合を回避しつつ６回に分けて行な
われ、さらに両アクセス直後に第１、第２のベクトルロ
ードデータ間のベクトル演算があるためチエイニングの
開始は第２図のように非常に遅れてしまうことになる。

一方、後者の方法をとるデータ処理装置においては、そ
れぞれのアクセスについて独立に開始アドレスＢ、距離
りを決めることはできるものの、アドレス生成のハード
ウェアが複数個必要で、かつバンクの管理は個々のバン
ク全てについて監視する必要があるという欠点がある。

例えば、具体的にはこの種のケースは複素ベクトルデー
タ、即ち、実数データ部と虚数データ部が連続アドレス
上に交互に配置されているような場合での、実数データ
部ベクトルロードに続く虚数データ部ベクトルロードな
どに見られる。この時、実数データベクトルロードな先
頭アドレスＢ、距離２、長さしとすると、虚数データベ
クトルロードは先頭アドレスＢ＋１、距離２、長さしと
なる。

［課題を解決するための手段］ 本発明のデータ処理装置は、 主記憶装置に対する各回のアクセスを、読出すべきベク
トルデータの関係から同時にアクセス可能な全てのメモ
リバンクに対して行ない、各回のアクセスにおいて読出
されたベクトルデータの各要素をベクトルレジスタへの
ロード順になるように整列した後、整列された要素を、
ロードすべきベクトルレジスタに巡回的に割当てロード
するようにデータ処理部に対して指示する手段を有して
いる。

［作用〕 したがって、主記憶装置に対するアクセス回数が減り、
チエイニング早期開始が可能となり、ボートの競合率も
低下する。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のベクトルデータ処理装置の一実施例の
要部のブロック図である。

本実施例は、第３図の従来例とアクセス制御部１６０の
みが異なっている。

アクセス制御部１６０は、アライナ１７０を内蔵し、主
記憶装置１３０に対する各回のアクセスを、読出すべき
ベクトルデータの関係から同時にアクセス可能な全ての
メモリバンクに対して行ない、各回のアクセスにおいて
読出されたベクトルデータの各要素をベクトルレジスタ
へのロード順になるようにアライナ１７０により整列し
た後、整列された要素を、ロードすべきベクトルレジス
タに巡回的に割当てロードするようにデータ処理部１０
０に対して指示する。

第２図はベースが５（バンク＃５）、距離が４、長さが
５のベクトルデータＡ　（ａｏ　、　ａｔ　１ａ　２＋
　ａ　３＊　ａ　４　）と、ベースが７　（＃７）　、
距離が４、長さが５のベクトルデータＢ（ｂｏ。

ｂｌ、ｂ２．ｂ５．ｂ４）を主記憶装置１３０から続出
してそれぞれベクトルレジスタ１１３゜１１４にロード
し、演算器１２０でＡＡＥ＝（ａｏ　Ａｂｏ　、ａ＋△
ｂｌ　ｌ　ａ２△ｂ　２　＋　ａ　３△ｋ）３．ａ４△
ｂ４）（△は両辺の論理積の意）の演算を行なうときの
タイムチャート、表２は各要素ａ。−ａ４．ｂｏ〜ｂ４
の格納バンクを示す表、表３は各回のアクセスにおいて
アクセスされる要素を示す表である。

表２ 表３ まず、データ処理部１００はベクトルデータＡ、Ｂのベ
クトルロードを信号線１０１を通じアクセス制御部１６
０に通知する。アクセス制御部１６０は２つのベクトル
ロードの関係からベースＢ（バンク＃５）、距離２、長
さ１ｏのベクトルロードアクセスを線１６２，１６４，
１６６゜１６８を通じて行なう。この時表３に示すよう
に、読出しはメモリポートの競合を伴いながらも３回で
終了する。こうしてアクセスされたベクトルデータの各
要素は信号線１５２，１５４゜１５６．１５８を通じて
アクセス制御部１６０へ伝送され、アライナ１７０にて
、１回目がａｏ。

ｔ）ｏ、ａｔ、ｂｌ、２回目が８２＋　ｂｚ　、ａｏ　
。

ｂ３．３回目がａ４．ｂ４というように整列され、各回
に線１７１を通じてベクトルレジスタへ転送され、同時
にアクセス制御部１６０は、データ処理部１００に対し
、先頭がベクトルレジスタ１１３．２番目がベクトルレ
ジスタ１１４で、２つのベクトルレジスタ１１３，１１
４内を巡回的にデータロードするよう信号線１６１より
指示する。ここでデータ処理部１００はベクトル要素ａ
ｏ＋　ｂｏ、ａ＋＋　ｂｌ、ａ２゜ｂｚ　、ａ３．ｂ３
．ａ４＋　ｂ４をベクトルレジスタ１１３，１１４に対
し、１１３，１１４゜１１３．１１４，１１３．］１４
．１１３゜１１４．１１３．１１４という順で巡回的に
割当ててロードするよう各回で指示を出す。即ち１回目
がベクトルレジスタ１１３にａ（１＋　ａ　ｌ　％ベク
トルレジスタ１１４にｂｏ、ｂ、、２回目がベクトルレ
ジスタ１１３に８２　、ａ３＊ベクトルレジスタ１１４
にｂ２．ｂ３．３回目がベクトルレジスタ１１３に８４
、ベクトルレジスタ１１４にｂ４である。さらに直後の
ＡＡＢの演算は１回目に８０％　ｂｏがベクトルレジス
タ１１３、ベクトルレジスタ１１４ヘロートされると同
時に開始される。

以上ベクトルデータが２つの場合を示したが、それより
多い場合も同様である。また、距離が等しいベクトルデ
ータの場合を示したが、距離が異なる場合も本発明は適
用可能である。

［発明の効果］ 以上説明したように本発明は、単一ベクトルアクセスで
ありながら、あるベクトルレジスタの集合の巡回アクセ
スと組合わせて見かけ上マルチストリームアクセス化す
ることにより、チエイニングの早期開始を可能とし、ボ
ートの競合率を低下させる効果がある。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の一実施例の要部のブ
ロック図、第２図は第１図の実施例において、２つのベ
クトルデータを主記憶装置１３０から読出してベクトル
レジスタ１１３，１１４八ロードし、チエイニングによ
る演算を行なう場合のタイムチャート、第３図は従来の
データ処理装置の要部のブロック図、第４図の従来例に
おいて、２つのベクトルデータを主記憶装置１３０から
読出してベクトルレジスタ１１３，１１４へロードし、
チエイニングのよる演算を行なう場合のタイムチャート
である。 １００・・・データ処理部、 １１１〜１１８・・・ベクトルレジスタ、１２０・・・
演算器、 １３０・・・主記憶装置、 １４０・・・メモリバンク、 １５０・・・メモリポート、 １６０・・・アクセス制御部、 １７０・・・アライナ。 曙■１ １ｆ　　別

Claims (1)

【特許請求の範囲】
1. １、複数のベクトルレジスタと、マルチポートを有する
   バンク構成の主記憶装置を備え、該主記憶装置からの複
   数のベクトルデータを読出して対応するベクトルレジス
   タに先頭の要素から順にロードし、これら複数のベクト
   ルデータの各要素間で所定の演算を行なうデータ処理装
   置において、主記憶装置に対する各回のアクセスを、読
   出すべきベクトルデータの関係から同時にアクセス可能
   な全てのメモリバンクに対して行ない、各回のアクセス
   において読出されたベクトルデータの各要素をベクトル
   レジスタへのロード順になるように整列した後、整列さ
   れた要素を、ロードすべきベクトルレジスタに巡回的に
   割当てロードするようにデータ処理部に対して指示する
   手段を有することを特徴とするデータ処理装置。