JPS6217668A - 半導体集積回路検査装置 - Google Patents
半導体集積回路検査装置Info
- Publication number
- JPS6217668A JPS6217668A JP60157155A JP15715585A JPS6217668A JP S6217668 A JPS6217668 A JP S6217668A JP 60157155 A JP60157155 A JP 60157155A JP 15715585 A JP15715585 A JP 15715585A JP S6217668 A JPS6217668 A JP S6217668A
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- JP
- Japan
- Prior art keywords
- time
- outputs
- integrated circuit
- semiconductor integrated
- comparators
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路検査装置に関するものであり
、詳しくは時間測定系の改良に関するものである。
、詳しくは時間測定系の改良に関するものである。
［従来の技術］
第５図は、従来の半導体集積回路検査装置の要部の一例
を示すブロック図である。第５図において、１は検査対
象半導体集積回路（以下ＣＵＴという）２が配置される
テストヘッド、３は検査装置本体であり、ＤＵＴ２に与
える検査用のパターンを発生するとともに［）ＵＴ２か
ら出力される（８号を解析する機能を有するパターンジ
ェネレータアナライザ４（以下ＰＧＡという）、ＤＵＴ
２から出力される信号の時間関係を測定する機能を有す
るタイムカウンタ５などで構成されている。これらテス
トヘッド１とＰＧＡ４はバス６を介して接続され、テス
トヘッド１とタイムカウンタ５は同軸ケーブル７．８を
介して接続されている。
を示すブロック図である。第５図において、１は検査対
象半導体集積回路（以下ＣＵＴという）２が配置される
テストヘッド、３は検査装置本体であり、ＤＵＴ２に与
える検査用のパターンを発生するとともに［）ＵＴ２か
ら出力される（８号を解析する機能を有するパターンジ
ェネレータアナライザ４（以下ＰＧＡという）、ＤＵＴ
２から出力される信号の時間関係を測定する機能を有す
るタイムカウンタ５などで構成されている。これらテス
トヘッド１とＰＧＡ４はバス６を介して接続され、テス
トヘッド１とタイムカウンタ５は同軸ケーブル７．８を
介して接続されている。
第６図は、このようなテストヘッド１の内部の具体例を
示すブロック図である。ＤＵＴ２の各端子にはそれぞれ
スイッチＳ＋＝Ｓｓを介してドライバコンパレータＤＣ
＋〜ＤＣｇが接続され、これらドライバコンパレータＤ
ＣＩ−ＤＣ６はバス６を介してＰＧＡ１に接続されてい
る。また、０ＵＴ２の各端子にはそれぞれスイッチ８７
〜Ｓ１２を介して一方の同軸ケーブル７が接続されると
ともにスイッチＳｅ３〜Ｓｅａを介して他方の同軸ケー
ブル８が接続されている。
示すブロック図である。ＤＵＴ２の各端子にはそれぞれ
スイッチＳ＋＝Ｓｓを介してドライバコンパレータＤＣ
＋〜ＤＣｇが接続され、これらドライバコンパレータＤ
ＣＩ−ＤＣ６はバス６を介してＰＧＡ１に接続されてい
る。また、０ＵＴ２の各端子にはそれぞれスイッチ８７
〜Ｓ１２を介して一方の同軸ケーブル７が接続されると
ともにスイッチＳｅ３〜Ｓｅａを介して他方の同軸ケー
ブル８が接続されている。
このような構成において、ＰＧＡ４を用いてＤＵＴ２の
測定を行うのにあたってはスイッチｓＩ〜Ｓ６を選択的
にオン、オフし、タイムカウンタ５を用いて時間関係を
測定するのにあたってはスイッチ８７〜ＳＩ２およびＳ
ｌ）〜ＳＯ６を選択的にオン、オフする。
測定を行うのにあたってはスイッチｓＩ〜Ｓ６を選択的
にオン、オフし、タイムカウンタ５を用いて時間関係を
測定するのにあたってはスイッチ８７〜ＳＩ２およびＳ
ｌ）〜ＳＯ６を選択的にオン、オフする。
［発明が解決しようとする問題点］
しかし、このような従来の構成によれば、ＰＧＡ４とタ
イムカウンタ５との配線を切り離すために多数のスイッ
チが必要となり、それらに付随する配線も増加し、構造
が複雑になる。また、タイムカウンタ５までの同軸ケー
ブル７．８の配線が長（なる（例えば１０−程度）こと
により高周波信号（例エバ１００Ｍ Ｈｚ 〜１０００
Ｍ Ｉ−ｌ ｚ ） ＋７）減衰や波形歪を生じ、測定
誤差を生じるおそれがある。
イムカウンタ５との配線を切り離すために多数のスイッ
チが必要となり、それらに付随する配線も増加し、構造
が複雑になる。また、タイムカウンタ５までの同軸ケー
ブル７．８の配線が長（なる（例えば１０−程度）こと
により高周波信号（例エバ１００Ｍ Ｈｚ 〜１０００
Ｍ Ｉ−ｌ ｚ ） ＋７）減衰や波形歪を生じ、測定
誤差を生じるおそれがある。
本発明は、これらの点に着目してなされたもので、その
目的は、比較的簡単な構造で精度の高い時間測定が行え
る半導体集積回路検査装置を提供することにある。
目的は、比較的簡単な構造で精度の高い時間測定が行え
る半導体集積回路検査装置を提供することにある。
Ｅ問題点を解決するための手段］
このような目的を達成する本発明は、検査対象半導体集
積回路の出力端子に接続された複数のコンパレータど、
これら各コンパレータの出力端子に接続されたデータセ
レクタと、データセレクタの出力端子に接続された時間
測定手段とで構成されたことを特徴とする。
積回路の出力端子に接続された複数のコンパレータど、
これら各コンパレータの出力端子に接続されたデータセ
レクタと、データセレクタの出力端子に接続された時間
測定手段とで構成されたことを特徴とする。
［実施例］
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
り、第５図と同一部分には同一符号を付けている。第１
図において、テストヘッド１には従来のスイッチ８１〜
Ｓ’ｓの代わりにデータセレクタ９が設けられている。
り、第５図と同一部分には同一符号を付けている。第１
図において、テストヘッド１には従来のスイッチ８１〜
Ｓ’ｓの代わりにデータセレクタ９が設けられている。
第２図は第１図のテストヘッドの内部の具体例を示すブ
ロック図であり、第６図と同一部分には同一符号を付番
ノでいる。
ロック図であり、第６図と同一部分には同一符号を付番
ノでいる。
第２図において、ＰＧＡ４．タイムカウンタ５およびＤ
Ｃ＋〜Ｄ Ｃａはデータセレクタ９を介して相互に接
続されている。
Ｃ＋〜Ｄ Ｃａはデータセレクタ９を介して相互に接
続されている。
このような構成において、第３図（ａ ）〜（Ｃ）に示
すような０ＵＴ２の各測定ビンの出力はそれぞれＤＣ＋
〜ＤＣｓで第４図（ａ） 〜（Ｃ）に示すようなデジタ
ル信号に変換された俵、データセレクタ９を介してＰＧ
Ａ４およびタイムカウンタ５に選択的に加えられること
になる。これにより、ＰＧＡ４はＤＬＩＴ２の各測定ビ
ンの出力を選択的に解析することができ、タイムカウン
タ５はＤＣ盲〜ＤＣｇのそれぞれのスキューが等しいこ
とからＯＵＴ２の各測定ビンの出力相互間の時間関係を
測定することができる。
すような０ＵＴ２の各測定ビンの出力はそれぞれＤＣ＋
〜ＤＣｓで第４図（ａ） 〜（Ｃ）に示すようなデジタ
ル信号に変換された俵、データセレクタ９を介してＰＧ
Ａ４およびタイムカウンタ５に選択的に加えられること
になる。これにより、ＰＧＡ４はＤＬＩＴ２の各測定ビ
ンの出力を選択的に解析することができ、タイムカウン
タ５はＤＣ盲〜ＤＣｇのそれぞれのスキューが等しいこ
とからＯＵＴ２の各測定ビンの出力相互間の時間関係を
測定することができる。
このように構成することにより、従来のようなＰＧＡ４
とタイムカウンタ５との配線を切り離すための多数のス
イッチが不要になるとともにそれらに付随する配線も不
要になり、構造の簡単化が図れる。
とタイムカウンタ５との配線を切り離すための多数のス
イッチが不要になるとともにそれらに付随する配線も不
要になり、構造の簡単化が図れる。
また、ＤＣ１〜Ｄ Ｃｓをタイムカウンタ５のコンパレ
ータとしても用いているので、時間関係の測定のために
ＣＵＴ２のアナログ出力をＣＵＴ２（）） ；’Ｉ：
！？ｌでデジタル信号に変換できることから従来のよう
な同軸ケーブルにおｔプる高周波信号の減衰や波形歪に
起因する測定誤差を軽減でき、精度の高い時間測定が行
える。
ータとしても用いているので、時間関係の測定のために
ＣＵＴ２のアナログ出力をＣＵＴ２（）） ；’Ｉ：
！？ｌでデジタル信号に変換できることから従来のよう
な同軸ケーブルにおｔプる高周波信号の減衰や波形歪に
起因する測定誤差を軽減でき、精度の高い時間測定が行
える。
［発明の効果］
以上説明したように、本発明によれば、比較的簡単な構
造で精度の高い時間測定が行える半導体集積回路検査装
置が実現でき、実用上の効果は大きい。
造で精度の高い時間測定が行える半導体集積回路検査装
置が実現でき、実用上の効果は大きい。
第１図は本発明の一実施例の要部を示すブロック図、第
２図は第１図のテストヘッドの内部の具体例を示すブロ
ック図、第３図および第４図は第１図の動作説明図、第
５図は従来の半導体集積回路検査装置の要部の一例を示
すブロック図、第６図は第５図のテストヘッドの内部の
具体例を示すブロック図である。 １・・・テストヘッド、２・・・検査対象半導体集積回
路（ＯＵＴ）、３・・・検査装置本体、４・・・パター
ンジェネレータアナライザ（ＰＧＡ）、５・・・タイム
カウンタ、６・・・パス、７．８・・・同軸ケーブル、
９・・・データセレクタ、ＤＣ・・・ドライバコンパレ
ータ。 第３図 （Ｃ） 菓４図
２図は第１図のテストヘッドの内部の具体例を示すブロ
ック図、第３図および第４図は第１図の動作説明図、第
５図は従来の半導体集積回路検査装置の要部の一例を示
すブロック図、第６図は第５図のテストヘッドの内部の
具体例を示すブロック図である。 １・・・テストヘッド、２・・・検査対象半導体集積回
路（ＯＵＴ）、３・・・検査装置本体、４・・・パター
ンジェネレータアナライザ（ＰＧＡ）、５・・・タイム
カウンタ、６・・・パス、７．８・・・同軸ケーブル、
９・・・データセレクタ、ＤＣ・・・ドライバコンパレ
ータ。 第３図 （Ｃ） 菓４図
Claims (1)
- 検査対象半導体集積回路の出力端子に接続された複数の
コンパレータと、これら各コンパレータの出力端子に接
続されたデータセレクタと、データセレクタの出力端子
に接続された時間測定手段とで構成されたことを特徴と
する半導体集積回路検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157155A JPS6217668A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157155A JPS6217668A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6217668A true JPS6217668A (ja) | 1987-01-26 |
Family
ID=15643383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157155A Pending JPS6217668A (ja) | 1985-07-17 | 1985-07-17 | 半導体集積回路検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6217668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150583U (ja) * | 1989-05-24 | 1990-12-26 |
-
1985
- 1985-07-17 JP JP60157155A patent/JPS6217668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150583U (ja) * | 1989-05-24 | 1990-12-26 |
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