JPS62177670A

JPS62177670A - 高速二次元ｄｍａ回路

Info

Publication number: JPS62177670A
Application number: JP61017791A
Authority: JP
Inventors: Shinichi Taniuchi; 伸一谷内
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-01-31
Filing date: 1986-01-31
Publication date: 1987-08-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、高速に画面上の画像データをブロック転送さ
せるための画像編集装置に関する。

（従来の技術）従来、第３図のように両面６上の画像データの一部７を
ブロック転送で８の位置へ移動させる際、次のような動
作を行なう。

第２図は、ブロック転送を行なう画像データを示してい
る。画像データの各々のアドレスは、水平方向に連続で
ある。従って、データのアクセスを行なう場合、データ
１のアドレスをアクセスし、これを順にインクリメント
して水平方向のデータを次々にアクセスする。しかし、
ブロックデータのため、データ２からデータ３をアクセ
スする際、アドレスの連続性が失われる。そこで、デー
タ２をアクセスした後：ソフトウェアによってデータ３
のアドレスを計算する。そして、これを繰り返して全デ
ータのアクセスを行なう。

この操作をデータの転送元と転送先に、メモリ・メモリ
転送等を通じて行ない、ブロック転送を実行する。

（発明が解決しようとする問題点）しかしながら、上記従来の方法では、水平方向へデータ
を一部アクセスするごとに、ラフ１−ウェアによって、
次行先頭アドレスの計算を行なうサイクルに入るため、
高速にブロック転送を実現させることかできないという
問題があった。

本発明は、このような従来の問題点を解決するものであ
り、高速に画像データのブロック転送ができる高速二次
元ＤＭＡ回路を提供することを目的とするものである。

（問題点を解決するための手段）本発明は、上記目的を達成するために、主記憶メモリと
画像表示メモリ用にそれぞれアドレスカウンタを設け、
アドレス制御用に水平データ長、垂直データ長、オフセ
ットデータ長をセットするカウンタをそれぞれ備えたも
のである。

（作　用）本発明は、上記のような構成により次のような作用を有
する。すなわち、主記憶メモリと画像表示メモリに対し
て、リードアドレスとライトアト°レスを同時に発生さ
せることによって、リード・ライト動作を同一サイクル
で行なうことができる。

また、水平データ長カウンタによってカウントを行ない
、水平方向−行終了ごとに、オフセットデータ長カウン
タにより、２つのアドレスカウンタへこれを加算するこ
とによって、次の行の先頭アドレスをセラｌ−できる。

さらに、垂直データ長カウンタによって全データ転送終
了を通知できるという効果を有する。

（実施例）第１図は、本発明の一実施例の構成を示すものである。

第１図において、１０はＣＲＴで、画像表示メモリ２０
に接続されている。３０は主記憶メモリで、画像データ
が格納される。４０はアドレス発生回路であり、主記憶
メモリ用アドレスカウンタ４１と画像表示メモリ用アド
レスカウンタ４２を持つ。

また、５０はアドレス制御回路で、オフセラ１〜データ
カウンタ５１、水平データカウンタ５２、垂直データカ
ウンタ５３を持つ。６０はＣＰＵである。７１は主記憶
メモリ用アドレスバスで、７２は画像表示メモリ用アド
レスバス、７３はデータバスである。

次に、上記実施例の動作について説明する。上記実施例
において、ＣＰＵ６０がブロック転送する画像データの
情報を入力すると、その内容をアドレス発生回路４０と
アドレス制御回路５０にイニシャライズする。まず、主
記憶メモリ用アドレスカウンタ４１に主記憶メモリ３内
の転送データの先頭アドレス（第２図のデータ１のアド
レス）をセットする。そして、画像表示用アドレスカウ
ンタ４２に転送データを表示すべき先頭アドレスをセッ
トする。また、オフセットデータカウンタ５１にはブロ
ック転送によって無効となる水平方向−荷分のデータ数
（第２図のデータ２以降データ３までのデータ数）をセ
ットする。水平データカウンタ５２、垂直データカウン
タ５３には、水平方向のデータ数。

垂直方向のデータ数をそれぞれセットする。

そして、二つのアドレスカウンタ４１．４２と、水平デ
ータカウンタ５２を一斉にカウントさせる。同時に二つ
のメモリ２０．３０ヘライト信号２１とリード信号３１
を送り、メモリ・メモリ転送を行なう。カウンタ５２が
水平データ数までカウントすると、垂直データカウンタ
５３が一つカウントし、更に二つのアドレスカウンタ４
１．４２ヘオフセツトデータカウンタ５１の数を加算す
る。そして、再び二つのアドレスカウンタ４１．４２と
、水平データカウンタ５２のカウントを始める。このよ
うな手順を繰り返し。

カウンタ５３が垂直データ数までカウントを終えると、
カウント動作を止め、メモリ・メモリ転送を終了させる
。第４図はこの時のタイミングチャートを示し、Ａ□で
水平方向−行の転送を終了して。

次行先頭アドレスをセットし、Ａ２でデータ転送を終了
する。

このように上記実施例によれば、二つのメモリ２０．３
０へ同時にアドレスを発生できるため、同一サイクルで
リード動作とライト動作が可能となり、高速にメモリ・
メモリ伝送ができるという利点を有する。また、水平方
向−行のデータ転送後、不連続となる次行先頭アドレス
の算出も高速に行なえるため、効率よくブロックデータ
の転送ができる。

（発明の効果）本発明は、上記実施例より明らかなように、二つのメモ
リにそれぞれアドレスカウンタとアドレスバスを備え、
同一サイクルでリード・ライ１ル動作が行なえるように
したものであり、高速にメモリ・メモリ転送ができると
いう利点を有する。そして、更にブロック転送する画像
データに対するオフセラ１〜データ数、水平データ数及
び垂直データ数をセットするカウンタを設け、不連続と
なるアドレスも連続的にアクセスでき、指定データ数だ
けブロック転送ができるという効果を有する。

【図面の簡単な説明】

第１図は、本発明の一実施例における高速二次元ＤＭＡ
回路の概略ブロック図、第２図は、ブロック転送を行な
う画像データの構成図、第３図は。画面上におけるブロック転送例、第４図は、第１図のタ
イミングチャー１〜である。】Ｏ・・・ＣＲＴ、２０・・・画像表示メモリ、３０　
　・・主記憶メモリ、４０・・・アドレス発生回路、４
１・・・主記憶メモリ用アドレスカウンタ、４２・・・
画像表示メモリ用アドレスカウンタ、５０・・・アドレ
ス制御回路、５１・・・オフセットデータカウンタ、５
２・・・水平データカウンタ、５３・・・垂直データカ
ウンタ、６０・・・ＣＰＵ。（Ｋ −−Ｃ’−Ｊのさ　ｌ−５ｃ＋＋第２図第３図

Claims

【特許請求の範囲】

キーボード、マウス等の入力によって算出されたブロッ
ク転送する画像データの水平データ長、垂直データ長、
オフセットデータ長をセットするカウンタと、転送元メ
モリと転送先メモリに対して、各々にアドレス設定する
二組のカウンタを設け、前記二つのメモリに対して同一
サイクルでリード・ライト動作を行ない、不連続なアド
レスのデータを連続的にアクセス可能としたことを特徴
とする高速二次元ＤＭＡ回路。