JPH04333952A - Ｄｍａコントロールｌｓｉ - Google Patents
ＤｍａコントロールｌｓｉInfo
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- JPH04333952A JPH04333952A JP10590091A JP10590091A JPH04333952A JP H04333952 A JPH04333952 A JP H04333952A JP 10590091 A JP10590091 A JP 10590091A JP 10590091 A JP10590091 A JP 10590091A JP H04333952 A JPH04333952 A JP H04333952A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】メモリ間及びメモリとＩ／Ｏ機器
間で大量のデータを転送するＤＭＡコントロールＬＳＩ
に関し、特に、２次元領域を含む２次元データの転送を
効率よく行うことができるＤＭＡコントロールＬＳＩに
関する。
間で大量のデータを転送するＤＭＡコントロールＬＳＩ
に関し、特に、２次元領域を含む２次元データの転送を
効率よく行うことができるＤＭＡコントロールＬＳＩに
関する。
【０００３】
【従来の技術】まず、従来の１次元データを転送するＤ
ＭＡコントロールＬＳＩの基本的な機能を述べる。たと
えば、メモリのある領域にあるデータを取り扱うデータ
のブロック転送では、その領域の先頭を指示するアドレ
ス値をレジスタに格納しておき、１バイトの転送が終了
するたびに＋１を行えば、次々と連続したアドレスのデ
ータ群の転送を行うことができる。このレジスタをＢＡ
Ｒ（ｂｙｔｅ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅｒ ）
やＷＡＲ（ｗｏｒｄ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅ
ｒ ）などと呼び、一般にはカウンタが使用される。
ＭＡコントロールＬＳＩの基本的な機能を述べる。たと
えば、メモリのある領域にあるデータを取り扱うデータ
のブロック転送では、その領域の先頭を指示するアドレ
ス値をレジスタに格納しておき、１バイトの転送が終了
するたびに＋１を行えば、次々と連続したアドレスのデ
ータ群の転送を行うことができる。このレジスタをＢＡ
Ｒ（ｂｙｔｅ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅｒ ）
やＷＡＲ（ｗｏｒｄ ａｄｄｒｅｓｓ ｒｅｇｉｓｔｅ
ｒ ）などと呼び、一般にはカウンタが使用される。
【０００４】メモリの内容を連続して転送するにしても
、その大きさ、つまり範囲は有限であるので、更にもう
一つ、メモリの転送語数を管理するカウンタも必要であ
る。したがって、１ブロックが１２８バイトとか２５６
バイトというぐあいに、その計数値をプリセット可能な
カウンタを使用する。このカウンタをＢＣＲ（ｂｙｔｅ
ｃｏｕｎｔ ｒｅｇｉｓｔｅｒ ） やＷＣＲ（ｗｏ
ｒｄ ｃｏｕｎｔ ｒｅｇｉｓｔｅｒ）等と呼び、初期
値として所要バイト数を設定しておき、１バイト転送終
了ごとに−１する。そして、その内容が０となったとき
にＤＭＡを終了させれば、先のＢＡＲとの機能で１ブロ
ックの転送を完了させることができる。この二つのカウ
ンタを持つことが、ＤＭＡコントローラの大きな要素で
ある。
、その大きさ、つまり範囲は有限であるので、更にもう
一つ、メモリの転送語数を管理するカウンタも必要であ
る。したがって、１ブロックが１２８バイトとか２５６
バイトというぐあいに、その計数値をプリセット可能な
カウンタを使用する。このカウンタをＢＣＲ（ｂｙｔｅ
ｃｏｕｎｔ ｒｅｇｉｓｔｅｒ ） やＷＣＲ（ｗｏ
ｒｄ ｃｏｕｎｔ ｒｅｇｉｓｔｅｒ）等と呼び、初期
値として所要バイト数を設定しておき、１バイト転送終
了ごとに−１する。そして、その内容が０となったとき
にＤＭＡを終了させれば、先のＢＡＲとの機能で１ブロ
ックの転送を完了させることができる。この二つのカウ
ンタを持つことが、ＤＭＡコントローラの大きな要素で
ある。
【０００５】
【発明が解決しようとする課題】そして、上述した従来
のＤＭＡコントローラでは転送対象となるメモリ領域に
対して発生されるアドレスは連続した１次元領域に限ら
れることになる。たとえば、グラフィックシステムでグ
ラフィックコントローラで管理された２次元領域のフレ
ームメモリ（ローカルメモリ）に対し、ホストＣＰＵが
ＤＭＡコントローラを用いてデータ処理を行うようなシ
ステムでは、上記ローカルメモリに対して効率のよいデ
ータ転送が出来なかった。
のＤＭＡコントローラでは転送対象となるメモリ領域に
対して発生されるアドレスは連続した１次元領域に限ら
れることになる。たとえば、グラフィックシステムでグ
ラフィックコントローラで管理された２次元領域のフレ
ームメモリ（ローカルメモリ）に対し、ホストＣＰＵが
ＤＭＡコントローラを用いてデータ処理を行うようなシ
ステムでは、上記ローカルメモリに対して効率のよいデ
ータ転送が出来なかった。
【０００６】次に、図８を参照して、従来のＤＭＡコン
トローラを用いて１次元領域のメインメモリから２次元
領域のローカルメモリへデータの転送を行う場合につい
て説明する。
トローラを用いて１次元領域のメインメモリから２次元
領域のローカルメモリへデータの転送を行う場合につい
て説明する。
【０００７】図８に示す様に従来のＤＭＡコントローラ
１０１を用いて１次元領域のメインメモリ１０３から２
次元領域のローカルメモリ１０５へデータ転送を行うよ
うな場合、ＤＭＡチャネルをＡ，Ｂの２チャネルを用い
て行うことになり、Ａチャネルはメインメモリ１０３の
アドレス管理を、Ｂチャネルはローカルメモリ１０５の
アドレス管理を行う。ＤＭＡコントローラ１０１のコマ
ンド／パラメータを管理するホストＣＰＵ１０７は次の
手順でＤＭＡコントローラ１０１を制御する。
１０１を用いて１次元領域のメインメモリ１０３から２
次元領域のローカルメモリ１０５へデータ転送を行うよ
うな場合、ＤＭＡチャネルをＡ，Ｂの２チャネルを用い
て行うことになり、Ａチャネルはメインメモリ１０３の
アドレス管理を、Ｂチャネルはローカルメモリ１０５の
アドレス管理を行う。ＤＭＡコントローラ１０１のコマ
ンド／パラメータを管理するホストＣＰＵ１０７は次の
手順でＤＭＡコントローラ１０１を制御する。
【０００８】まず第１に、フレームメモリ１０５の転送
先アドレスをＢチャネルのＷＡＲレジスタにセットする
。更に、ＢチャネルのＷＣＲレジスタには２次元領域の
１ラインに相当するワード数をセットする。次に、メイ
ンメモリの転送元アドレスをＡチャネルのＷＡＲレジス
タにセットし、ＡチャネルのＷＣＲレジスタにはＢチャ
ネルのＷＣＲレジスタと同じ値をセットをする。
先アドレスをＢチャネルのＷＡＲレジスタにセットする
。更に、ＢチャネルのＷＣＲレジスタには２次元領域の
１ラインに相当するワード数をセットする。次に、メイ
ンメモリの転送元アドレスをＡチャネルのＷＡＲレジス
タにセットし、ＡチャネルのＷＣＲレジスタにはＢチャ
ネルのＷＣＲレジスタと同じ値をセットをする。
【０００９】第２に、上記セットの後、ホストＣＰＵ１
０７はＤＭＡコントローラ１０１に対して転送開始コマ
ンドをセットする。第３に、転送開始コマンドを受けた
ＤＭＡコントローラ１０１はホストＣＰＵ１０７に対し
てバス権を要求するＨＲＱ信号をアクティブして出力す
る。ＨＲＱ信号を受けたホストＣＰＵ１０７はバス権を
与える準備が出来るとＤＭＡコントローラ１０１に対し
てＨＬＤＡ信号を出力する。第４に、ＨＬＤＡ信号を受
けたＤＭＡコントローラ１０１はデータ転送サイクルに
入り、チャネルＡで生成されたアドレスでもってメイン
メモリ１０３の内容を読みだし、ＤＭＡコントローラ内
部のレジスタに入れる。次にチャネルＢで生成されたア
ドレスでローカルメモリ１０５へレジスタの内容を書き
込み、両チャネルのＷＣＲレジスタの内容を−１し、両
チャネルのＷＡＲレジスタの内容を−１あるいは＋１行
う。これらの一連の動作をＷＣＲの内容が０になるまで
繰り返す。第５に転送サイクル終了後ＤＭＡコントロー
ラ１０１はＨＲＱ信号をインアクテブにし、ホストＣＰ
Ｕ１０７に対してバス権を放棄する。
０７はＤＭＡコントローラ１０１に対して転送開始コマ
ンドをセットする。第３に、転送開始コマンドを受けた
ＤＭＡコントローラ１０１はホストＣＰＵ１０７に対し
てバス権を要求するＨＲＱ信号をアクティブして出力す
る。ＨＲＱ信号を受けたホストＣＰＵ１０７はバス権を
与える準備が出来るとＤＭＡコントローラ１０１に対し
てＨＬＤＡ信号を出力する。第４に、ＨＬＤＡ信号を受
けたＤＭＡコントローラ１０１はデータ転送サイクルに
入り、チャネルＡで生成されたアドレスでもってメイン
メモリ１０３の内容を読みだし、ＤＭＡコントローラ内
部のレジスタに入れる。次にチャネルＢで生成されたア
ドレスでローカルメモリ１０５へレジスタの内容を書き
込み、両チャネルのＷＣＲレジスタの内容を−１し、両
チャネルのＷＡＲレジスタの内容を−１あるいは＋１行
う。これらの一連の動作をＷＣＲの内容が０になるまで
繰り返す。第５に転送サイクル終了後ＤＭＡコントロー
ラ１０１はＨＲＱ信号をインアクテブにし、ホストＣＰ
Ｕ１０７に対してバス権を放棄する。
【００１０】全データの転送のためには、ローカルメモ
リの２次元領域のＹ方向である全ラインについてＷＡＲ
レジスタで転送のスタートアドレスを変えて上記第１〜
第５まで処理を繰り返すことになる。すなわち、ＤＭＡ
コントローラ１０１の動作手順がラインごとのためオー
バヘッドが大きくなり、従来のＤＭＡコントローラ１０
１による２次元領域を含むデータ転送では効率のよいデ
ータ転送が出来ないものであった。
リの２次元領域のＹ方向である全ラインについてＷＡＲ
レジスタで転送のスタートアドレスを変えて上記第１〜
第５まで処理を繰り返すことになる。すなわち、ＤＭＡ
コントローラ１０１の動作手順がラインごとのためオー
バヘッドが大きくなり、従来のＤＭＡコントローラ１０
１による２次元領域を含むデータ転送では効率のよいデ
ータ転送が出来ないものであった。
【００１１】この発明は、上述のごとくの従来の課題を
解決するためになされたもので、その目的は、２次元領
域を含む２次元データの転送を効率よく行うことができ
るＤＭＡコントロールＬＳＩを提供することである。
解決するためになされたもので、その目的は、２次元領
域を含む２次元データの転送を効率よく行うことができ
るＤＭＡコントロールＬＳＩを提供することである。
【００１２】［発明の構成］
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は２次元のメモリ領域を有するメモリ間のデ
ータ転送を行うＤＭＡコントロールＬＳＩにして、互い
に直交するＸおよびＹ方向で定義される上記２次元メモ
リ領域の転送エリアのＸ方向の語数の値と、上記転送エ
リアのＹ方向のライン数の値と、上記Ｘ方向に沿ったメ
モリ領域の幅と、データ転送のスタートアドレスとから
成る所定のパラメータに従って２次元メモリ領域の転送
エリアのアドレスを生成するアドレス生成手段と、上記
アドレス生成手段によって生成された２次元領域の転送
エリアのアドレスに従って上記メモリ間のデータ転送を
行う手段とを具備することを特徴とする。
に、本発明は２次元のメモリ領域を有するメモリ間のデ
ータ転送を行うＤＭＡコントロールＬＳＩにして、互い
に直交するＸおよびＹ方向で定義される上記２次元メモ
リ領域の転送エリアのＸ方向の語数の値と、上記転送エ
リアのＹ方向のライン数の値と、上記Ｘ方向に沿ったメ
モリ領域の幅と、データ転送のスタートアドレスとから
成る所定のパラメータに従って２次元メモリ領域の転送
エリアのアドレスを生成するアドレス生成手段と、上記
アドレス生成手段によって生成された２次元領域の転送
エリアのアドレスに従って上記メモリ間のデータ転送を
行う手段とを具備することを特徴とする。
【００１４】
【作用】上述のごとく構成にすれば、各チャンネル毎に
２次元メモリ領域の転送エリアのアドレスを生成するこ
とができるため、少なくとも１方が２次元メモリ領域を
有する２個以上のメモリ間での２次元データの転送を簡
単に行える。
２次元メモリ領域の転送エリアのアドレスを生成するこ
とができるため、少なくとも１方が２次元メモリ領域を
有する２個以上のメモリ間での２次元データの転送を簡
単に行える。
【００１５】
【実施例】以下、本発明に従うＤＭＡコントロールＬＳ
Ｉの一実施例を図面に基づいて説明する。
Ｉの一実施例を図面に基づいて説明する。
【００１６】図２は、本発明に従うＤＭＡコントロール
ＬＳＩを用いたデータ転送システムの一例の全体構成図
であり、ＤＭＡコントロールＬＳＩ１は、ホストＣＰＵ
３よりの指示に基づいて２次元領域のメインメモリ（フ
レームメモリ）５からの２次元データを、グラフィック
コントローラ７で管理された２次元領域のローカルメモ
リ９へシステムバス１１を介して転送するように構成さ
れている。
ＬＳＩを用いたデータ転送システムの一例の全体構成図
であり、ＤＭＡコントロールＬＳＩ１は、ホストＣＰＵ
３よりの指示に基づいて２次元領域のメインメモリ（フ
レームメモリ）５からの２次元データを、グラフィック
コントローラ７で管理された２次元領域のローカルメモ
リ９へシステムバス１１を介して転送するように構成さ
れている。
【００１７】図１は、上記ＤＭＡコントロールＬＳＩ１
の内部構成を示したブロック図である。
の内部構成を示したブロック図である。
【００１８】上記ＤＭＡコントロールＬＳＩ１は、本発
明の主な特徴として、データ転送のための複数のチャン
ネル（この実施例では４チャンネル）を有しており、各
チャンネル毎に後述する所定のパラメータにしたがって
２次元領域のアドレスを生成することのできるアドレス
は生成回路１３が設けられている。
明の主な特徴として、データ転送のための複数のチャン
ネル（この実施例では４チャンネル）を有しており、各
チャンネル毎に後述する所定のパラメータにしたがって
２次元領域のアドレスを生成することのできるアドレス
は生成回路１３が設けられている。
【００１９】さらに、上記ＤＭＡコントロールＬＳＩ１
は、ホストＣＰＵ３よりの指示に従って上記アドレス生
成回路１３を制御するアドレス生成制御回路１５と、上
記アドレス生成回路１３によって生成された２次元領域
のアドレスを対応するフレームメモリ５，９へシステム
バス１１のアドレスバス１７へ送るためのＩ／Ｏバッフ
ァ１９およびコマンド制御部２１と、上記フレームメモ
リ５，９へ送られたアドレスに従ってシステムバス１１
のデータバス２３を介して転送されるデータを記憶する
ためのＦＩＦＯレジスタ２５とを有している。また、上
記ＤＭＡコントロールＬＳＩ１は、さらに、データ転送
におけるデータバス２３の制御を行うためのタイミング
コントローラ２７，プライオリティコントローラ２９，
コマンドレジスタ３１，マスクレジスタ３３，リクエス
トレジスタ３５，モードレジスタ３７，ステータスレジ
スタ３９および、Ｉ／Ｏバッファ４１を有している。
は、ホストＣＰＵ３よりの指示に従って上記アドレス生
成回路１３を制御するアドレス生成制御回路１５と、上
記アドレス生成回路１３によって生成された２次元領域
のアドレスを対応するフレームメモリ５，９へシステム
バス１１のアドレスバス１７へ送るためのＩ／Ｏバッフ
ァ１９およびコマンド制御部２１と、上記フレームメモ
リ５，９へ送られたアドレスに従ってシステムバス１１
のデータバス２３を介して転送されるデータを記憶する
ためのＦＩＦＯレジスタ２５とを有している。また、上
記ＤＭＡコントロールＬＳＩ１は、さらに、データ転送
におけるデータバス２３の制御を行うためのタイミング
コントローラ２７，プライオリティコントローラ２９，
コマンドレジスタ３１，マスクレジスタ３３，リクエス
トレジスタ３５，モードレジスタ３７，ステータスレジ
スタ３９および、Ｉ／Ｏバッファ４１を有している。
【００２０】次に、図１を参照して本発明の要部である
アドレス生成回路１３について説明する。
アドレス生成回路１３について説明する。
【００２１】上記アドレス生成回路１３は、図３に示す
如く、転送メモリにおける２次元領域の転送エリアのＸ
方向の語数の値Ｘ１ と、上記転送エリアのＸ方向と直
交するＹ方向のライン数の値Ｙ１ と、上記転送メモリ
のメモリ幅Ｘｏ と、データ転送のスタートアドレスと
から成るパラメータに基づいて２次元領域のアドレスを
生成するように構成されている。すなわち、上記アドレ
ス生成回路１３は、上記２次元転送エリアのＸ方向の語
数の値Ｘ１ をセットするためのＸＷＣレジスタ５１と
、上記転送エリアのＹ方向のライン数の値Ｙ１ をセッ
トするためのＹＬＣレジスタ５３と、上記転送メモリの
メモリ幅Ｘｏ をセットするためのＭＷレジスタ５５と
、データ転送のスタートアドレスをセットするためのＷ
ＡＲレジスタ５７と、上記ＭＷレジスタ５５にセットさ
れたメモリ幅Ｘｏ と上記ＷＡＲレジスタ５７にセット
されたスタートアドレスとから上記転送エリアのＹ方向
のライン単位のスタートアドレスを計算するための加算
器（あるいは減算器）５９とを有している。また、上記
アドレス生成回路１３は、さらに、上記ＷＡＲレジスタ
５７にセットされた転送アドレス毎にカウントされるア
ドレスカウンタ６１と、上記ＸＷＣレジスタ５１にセッ
トされた語数の値Ｘ１ をカウントするカウンタ６３と
を有している。
如く、転送メモリにおける２次元領域の転送エリアのＸ
方向の語数の値Ｘ１ と、上記転送エリアのＸ方向と直
交するＹ方向のライン数の値Ｙ１ と、上記転送メモリ
のメモリ幅Ｘｏ と、データ転送のスタートアドレスと
から成るパラメータに基づいて２次元領域のアドレスを
生成するように構成されている。すなわち、上記アドレ
ス生成回路１３は、上記２次元転送エリアのＸ方向の語
数の値Ｘ１ をセットするためのＸＷＣレジスタ５１と
、上記転送エリアのＹ方向のライン数の値Ｙ１ をセッ
トするためのＹＬＣレジスタ５３と、上記転送メモリの
メモリ幅Ｘｏ をセットするためのＭＷレジスタ５５と
、データ転送のスタートアドレスをセットするためのＷ
ＡＲレジスタ５７と、上記ＭＷレジスタ５５にセットさ
れたメモリ幅Ｘｏ と上記ＷＡＲレジスタ５７にセット
されたスタートアドレスとから上記転送エリアのＹ方向
のライン単位のスタートアドレスを計算するための加算
器（あるいは減算器）５９とを有している。また、上記
アドレス生成回路１３は、さらに、上記ＷＡＲレジスタ
５７にセットされた転送アドレス毎にカウントされるア
ドレスカウンタ６１と、上記ＸＷＣレジスタ５１にセッ
トされた語数の値Ｘ１ をカウントするカウンタ６３と
を有している。
【００２２】また、上記ＸＷＣレジスタ５１とＹＬＣレ
ジスタ５３とで上記２次元転送エリアのサイズを管理す
る様になっている。
ジスタ５３とで上記２次元転送エリアのサイズを管理す
る様になっている。
【００２３】次に、上記ＤＭＡコントロールＬＳＩの動
作について図１および図４を参照して説明する。
作について図１および図４を参照して説明する。
【００２４】この場合、メインメモリ５の２次元領域か
らローカルメモリ９の２次元領域へのデータ転送を行う
ものでＤＭＡコントロールＬＳＩの２チャンネルを使用
する。すなわち、チャンネル１のアドレス生成回路１３
とチャンネル２のアドレス生成回路１３とを使用してア
ドレス生成を行う。ここでは、チャンネル１のアドレス
生成回路１３がソース領域（メインメモリ５の２次元領
域）のアドレス生成を行い、チャンネル２のアドレス生
成回路１３がディステネーション領域（ローカルメモリ
９の２次元領域）のアドレス生成を行う様になっている
。
らローカルメモリ９の２次元領域へのデータ転送を行う
ものでＤＭＡコントロールＬＳＩの２チャンネルを使用
する。すなわち、チャンネル１のアドレス生成回路１３
とチャンネル２のアドレス生成回路１３とを使用してア
ドレス生成を行う。ここでは、チャンネル１のアドレス
生成回路１３がソース領域（メインメモリ５の２次元領
域）のアドレス生成を行い、チャンネル２のアドレス生
成回路１３がディステネーション領域（ローカルメモリ
９の２次元領域）のアドレス生成を行う様になっている
。
【００２５】まず初めに、ホストＣＰＵ３の指示に従い
アドレス生成制御回路１５は、上記チャンネル１および
２の各アドレス生成回路１３のＸＷＣレジスタ５１，Ｙ
ＬＣレジスタ５３，ＭＷレジスタ５５，ＷＡＲレジスタ
５７に所定のパラメータすなわち上記転送エリアのＸ方
向の語数Ｘ１ ，上記転送エリアのＹ方向のライン数Ｙ
１ ，上記転送メモリのメモリ幅Ｘｏ ，およびデータ
転送のスタートアドレスをセットする。ここで、両チャ
ンネルのＸＷＣレジスタ５１のＸ方向の語数Ｘｏ とＹ
ＬＣレジスタ５３のＹ方向のライン数Ｙ１ の値は通常
同じ値とする（図４参照）。
アドレス生成制御回路１５は、上記チャンネル１および
２の各アドレス生成回路１３のＸＷＣレジスタ５１，Ｙ
ＬＣレジスタ５３，ＭＷレジスタ５５，ＷＡＲレジスタ
５７に所定のパラメータすなわち上記転送エリアのＸ方
向の語数Ｘ１ ，上記転送エリアのＹ方向のライン数Ｙ
１ ，上記転送メモリのメモリ幅Ｘｏ ，およびデータ
転送のスタートアドレスをセットする。ここで、両チャ
ンネルのＸＷＣレジスタ５１のＸ方向の語数Ｘｏ とＹ
ＬＣレジスタ５３のＹ方向のライン数Ｙ１ の値は通常
同じ値とする（図４参照）。
【００２６】次に、ホストＣＰＵ３は、ＤＭＡコントロ
ールＬＳＩ１のプライオリティコントローラ２９へ転送
開始コマンドをセットし、それに対して上記プライオリ
ティコントローラ２９は、ホストＣＰＵ３に対してバス
権を要求するＨＲＱ信号を出力する。上記ＨＲＱ信号を
受けたホストＣＰＵ３は、バス権を与える準備が出来た
時点でプライオリティコントローラ２９に対してＨＬＤ
Ａ信号を出力する。
ールＬＳＩ１のプライオリティコントローラ２９へ転送
開始コマンドをセットし、それに対して上記プライオリ
ティコントローラ２９は、ホストＣＰＵ３に対してバス
権を要求するＨＲＱ信号を出力する。上記ＨＲＱ信号を
受けたホストＣＰＵ３は、バス権を与える準備が出来た
時点でプライオリティコントローラ２９に対してＨＬＤ
Ａ信号を出力する。
【００２７】上記ＨＬＤＡ信号を受けたＤＭＡコントロ
ールＬＳＩは、データ転送サイクルに入り、チャンネル
１のアドレス生成回路１３のＷＡＲレジスタ５７にセッ
トされたソース領域のスタートアドレスに従ってソース
領域（転送エリア）よりのデータがデータバス２３およ
びＩ／Ｏバッファ４１を介してＦＩＦＯレジスタ２５へ
書き込まれる。次に、上記アドレスカウンタ６１がカウ
ントアップ（＋１）又はカウントダウン（−１）され、
次のスタートアドレスに従って、次のデータがソース領
域より読み出されてＦＩＦＯレジスタ２５に書き込まれ
る。
ールＬＳＩは、データ転送サイクルに入り、チャンネル
１のアドレス生成回路１３のＷＡＲレジスタ５７にセッ
トされたソース領域のスタートアドレスに従ってソース
領域（転送エリア）よりのデータがデータバス２３およ
びＩ／Ｏバッファ４１を介してＦＩＦＯレジスタ２５へ
書き込まれる。次に、上記アドレスカウンタ６１がカウ
ントアップ（＋１）又はカウントダウン（−１）され、
次のスタートアドレスに従って、次のデータがソース領
域より読み出されてＦＩＦＯレジスタ２５に書き込まれ
る。
【００２８】上述のような動作が繰り返され、ＦＩＦＯ
レジスタ２５内に第１のラインの複数のデータが順次書
き込まれていく（図４参照）。上記書込みにおいて、チ
ャンネル１のアドレス生成回路１３のＸＷＣレジスタ５
１の値（Ｘ方向の語数Ｘ１ ）は、カウンタ６３によっ
て上記データの書き込みごとにカウントダウン（−１）
される。
レジスタ２５内に第１のラインの複数のデータが順次書
き込まれていく（図４参照）。上記書込みにおいて、チ
ャンネル１のアドレス生成回路１３のＸＷＣレジスタ５
１の値（Ｘ方向の語数Ｘ１ ）は、カウンタ６３によっ
て上記データの書き込みごとにカウントダウン（−１）
される。
【００２９】次に、上記書込みと並行して、ＤＭＡコン
トロールＬＳＩは，ＦＩＦＯレジスタ２５内に書き込ま
れたデータをディステネーション領域であるローカルメ
モリ９の転送エリアへ書き移す処理へ移る。まず、チャ
ンネル２のアドレス生成回路１３のＷＡＲレジスタにセ
ットされたスタートアドレスが読み出され、そのスター
トアドレスに従ってＦＩＦＯレジスタ２５よりの第１の
ラインのデータがデータバス２３およびＩ／Ｏバッファ
４１を介してローカルメモリ９のディステネーション領
域へ書き移される。上記書き移しの処理ごとにチャンネ
ル２のアドレス生成回路１３のＷＡＲレジスタ５７のア
ドレスカウンタ６１がカウントアップ（＋１）又はカウ
ントダウン（−１）され、順次書き移し処理が行われる
。
トロールＬＳＩは，ＦＩＦＯレジスタ２５内に書き込ま
れたデータをディステネーション領域であるローカルメ
モリ９の転送エリアへ書き移す処理へ移る。まず、チャ
ンネル２のアドレス生成回路１３のＷＡＲレジスタにセ
ットされたスタートアドレスが読み出され、そのスター
トアドレスに従ってＦＩＦＯレジスタ２５よりの第１の
ラインのデータがデータバス２３およびＩ／Ｏバッファ
４１を介してローカルメモリ９のディステネーション領
域へ書き移される。上記書き移しの処理ごとにチャンネ
ル２のアドレス生成回路１３のＷＡＲレジスタ５７のア
ドレスカウンタ６１がカウントアップ（＋１）又はカウ
ントダウン（−１）され、順次書き移し処理が行われる
。
【００３０】上記書き込み処理および書き移し処理は、
チャンネル１のアドレス生成回路１３のＸＷＣレジスタ
５１の値（Ｘ方向の語数Ｘ１ ）がカウンタ６３によっ
て０になるまで繰り返される。上記Ｘ方向の語数Ｘ１
が０になると、上記ソース領域およびディステネーショ
ン領域の２次元転送エリアの第２のラインのスタートア
ドレスを計算するため、チャンネル１および２の各アド
レス生成回路１３の加算器５９は、ＷＡＲレジスタ５７
にセットされた前ライン（第１のライン）のスタートア
ドレスと、ＭＷレジスタ５５にセットされたメモリ幅と
を加算（あるいは減算）する。上記加算結果は、アドレ
スカウンタ６１とＷＡＲレジスタ５７とにセットされ、
上記第２のラインの書き込みおよび書き移し処理が実行
される。上記加算が行われると、ＹＬＣレジスタ５３の
値（Ｙ方向ライン数Ｙ１ ）がカウントダウン（−１）
され、上記ＹＬＣレジスタ５３の値が０になるまで（す
なわち最後のラインが終わるまで）上記書き込みおよび
書き移し処理が行われる。上記ＹＬＣレジスタ５３の値
が０になると、転送サイクルが終了し、ＤＭＡコントロ
ールＬＳＩは、前記ＨＲＱ信号をインアクティブとし、
ホストＣＰＵ３に対してバス権を放棄する。
チャンネル１のアドレス生成回路１３のＸＷＣレジスタ
５１の値（Ｘ方向の語数Ｘ１ ）がカウンタ６３によっ
て０になるまで繰り返される。上記Ｘ方向の語数Ｘ１
が０になると、上記ソース領域およびディステネーショ
ン領域の２次元転送エリアの第２のラインのスタートア
ドレスを計算するため、チャンネル１および２の各アド
レス生成回路１３の加算器５９は、ＷＡＲレジスタ５７
にセットされた前ライン（第１のライン）のスタートア
ドレスと、ＭＷレジスタ５５にセットされたメモリ幅と
を加算（あるいは減算）する。上記加算結果は、アドレ
スカウンタ６１とＷＡＲレジスタ５７とにセットされ、
上記第２のラインの書き込みおよび書き移し処理が実行
される。上記加算が行われると、ＹＬＣレジスタ５３の
値（Ｙ方向ライン数Ｙ１ ）がカウントダウン（−１）
され、上記ＹＬＣレジスタ５３の値が０になるまで（す
なわち最後のラインが終わるまで）上記書き込みおよび
書き移し処理が行われる。上記ＹＬＣレジスタ５３の値
が０になると、転送サイクルが終了し、ＤＭＡコントロ
ールＬＳＩは、前記ＨＲＱ信号をインアクティブとし、
ホストＣＰＵ３に対してバス権を放棄する。
【００３１】以上の動作説明の如くに、本発明に従うＤ
ＭＡコントロールＬＳＩにおいては、従来の装置で２次
元転送を行うのに比べて動作が簡単である。
ＭＡコントロールＬＳＩにおいては、従来の装置で２次
元転送を行うのに比べて動作が簡単である。
【００３２】また、本実施例は、２次元領域→２次元領
域の転送の場合について説明したが、図５および図６に
示す如くに、１次元領域→２次元領域の転送および２次
元領域→１次元領域の転送も上記実施例装置の使用方法
を若干変更することによって実行できることはいうまで
もないことである。
域の転送の場合について説明したが、図５および図６に
示す如くに、１次元領域→２次元領域の転送および２次
元領域→１次元領域の転送も上記実施例装置の使用方法
を若干変更することによって実行できることはいうまで
もないことである。
【００３３】さらに、本実施例によれば図７に例示する
ごとくに、種々の転送の組合わせを行うことができるこ
とはいうまでもない。
ごとくに、種々の転送の組合わせを行うことができるこ
とはいうまでもない。
【００３４】
【発明の効果】以上説明したように、本発明では、ＤＭ
ＡコントロールＬＳＩにおいて、所定のパラメータに従
って２次元領域のアドレスを生成するアドレス生成回路
を設けているため、２次元のメモリ領域に対しても効率
良くデータの転送ができる。
ＡコントロールＬＳＩにおいて、所定のパラメータに従
って２次元領域のアドレスを生成するアドレス生成回路
を設けているため、２次元のメモリ領域に対しても効率
良くデータの転送ができる。
【図１】本発明を実施したＤＭＡコントロールＬＳＩの
内部ブロック図である。
内部ブロック図である。
【図２】図１に示すＤＭＡコントロールＬＳＩの使用さ
れるシステムの全体ブロック図である。
れるシステムの全体ブロック図である。
【図３】２次元領域のアドレス生成のための所定のパラ
メータの説明図である。
メータの説明図である。
【図４】図１に示すＤＭＡコントロールＬＳＩの動作を
説明するための図である。
説明するための図である。
【図５】１次元領域から２次元領域へのデータ転送の説
明図である。
明図である。
【図６】２次元領域から１次元領域へのデータ転送の説
明図である。
明図である。
【図７】種々の転送の組合せ例を示す説明図である。
【図８】従来における１次元領域から２次元領域へのデ
ータ転送の説明図である。
ータ転送の説明図である。
１ ＤＭＡコントロールＬＳＩ
３ ホストＣＰＵ
５ メインメモリ
９ ローカルメモリ
１３ アドレス生成回路
２５ ＦＩＦＯレジスタ
Claims (3)
- 【請求項１】 少なくとも２次元のメモリ領域を有す
るメモリに対してデータの転送を行うＤＭＡコントロー
ルＬＳＩにして、所定のパラメータに従って２次元メモ
リ領域の転送エリアのアドレスを生成するアドレス生成
手段と、上記アドレス生成手段によって生成された２次
元領域の転送エリアのアドレスに従って上記メモリに対
してデータ転送を行う手段とを具備することを特徴とす
るＤＭＡコントロールＬＳＩ。 - 【請求項２】 前記所定のパラメータが、互いに直交
するＸおよびＹ方向で定義される上記２次元領域の転送
エリアのＸ方向の語数の値と、上記転送エリアのＹ方向
のライン数の値と、上記Ｘ方向に沿ったメモリ領域の幅
，データ転送のスタートアドレスとからなることを特徴
とする請求項１記載のＤＭＡコントロールＬＳＩ。 - 【請求項３】 前記アドレス生成手段が、上記転送エ
リアのＸ方向の語数の値をセットするためのＸＷＣレジ
スタと、上記転送エリアのＹ方向のライン数の値をセッ
トするためのＹＬＣレジスタと、上記Ｘ方向に沿ったメ
モリ領域の幅をセットするためのＭＷレジスタと、デー
タ転送のスタートアドレスをセットするためのＷＡＲレ
ジスタと、上記ＭＷレジスタにセットされたメモリ幅と
上記ＷＡＲレジスタにセットされたスタートアドレスと
から上記転送エリアのＹ方向のライン単位のスタートア
ドレスを計算するための加算器と、上記ＷＡＲレジスタ
にセットされたスタートアドレス毎にカウントされるア
ドレスカウンタと、上記ＸＷＣレジスタにセットされた
語数の値毎にカウントされるカウンタとから成ることを
特徴とする請求項２記載のＤＭＡコントロールＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10590091A JPH04333952A (ja) | 1991-05-10 | 1991-05-10 | Ｄｍａコントロールｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10590091A JPH04333952A (ja) | 1991-05-10 | 1991-05-10 | Ｄｍａコントロールｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333952A true JPH04333952A (ja) | 1992-11-20 |
Family
ID=14419762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10590091A Pending JPH04333952A (ja) | 1991-05-10 | 1991-05-10 | Ｄｍａコントロールｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7096312B2 (en) | 2002-03-20 | 2006-08-22 | Seiko Epson Corporation | Data transfer device and method for multidimensional memory |
| US9996500B2 (en) | 2011-09-27 | 2018-06-12 | Renesas Electronics Corporation | Apparatus and method of a concurrent data transfer of multiple regions of interest (ROI) in an SIMD processor system |
| JP2023513652A (ja) * | 2020-02-14 | 2023-04-03 | グーグル エルエルシー | マルチレベルマルチストライドを有するダイレクトメモリアクセスアーキテクチャ |
-
1991
- 1991-05-10 JP JP10590091A patent/JPH04333952A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7096312B2 (en) | 2002-03-20 | 2006-08-22 | Seiko Epson Corporation | Data transfer device and method for multidimensional memory |
| US9996500B2 (en) | 2011-09-27 | 2018-06-12 | Renesas Electronics Corporation | Apparatus and method of a concurrent data transfer of multiple regions of interest (ROI) in an SIMD processor system |
| JP2023513652A (ja) * | 2020-02-14 | 2023-04-03 | グーグル エルエルシー | マルチレベルマルチストライドを有するダイレクトメモリアクセスアーキテクチャ |
| JP2024105255A (ja) * | 2020-02-14 | 2024-08-06 | グーグル エルエルシー | マルチレベルマルチストライドを有するダイレクトメモリアクセスアーキテクチャ |
| US12287745B2 (en) | 2020-02-14 | 2025-04-29 | Google Llc | Direct memory access architecture with multi-level multi-striding |
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