JPS62179766A - Ｍｉｓトランジスタ−の製造方法 - Google Patents
Ｍｉｓトランジスタ−の製造方法Info
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- JPS62179766A JPS62179766A JP2225386A JP2225386A JPS62179766A JP S62179766 A JPS62179766 A JP S62179766A JP 2225386 A JP2225386 A JP 2225386A JP 2225386 A JP2225386 A JP 2225386A JP S62179766 A JPS62179766 A JP S62179766A
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- polysilicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高性能高密度半導体集積回路に用いられるＭ
ＩＳＩ−ランシスターの製造方法に関する。
ＩＳＩ−ランシスターの製造方法に関する。
本発明は、ＭＩＳトランジスターの製造方法において、
多結晶シリコン層の電気的活性化のための熱処理とソー
ス・ドレインの電気的活性化のための熱処理を相異なる
工程において行うことにより、多結晶シリコン配線を低
抵抗化して集積回路の高速化をはかるとともに、ソース
・ドレインを浅くして短チャンネルＭＩＳトランジスタ
ーの特性を改善したものである。
多結晶シリコン層の電気的活性化のための熱処理とソー
ス・ドレインの電気的活性化のための熱処理を相異なる
工程において行うことにより、多結晶シリコン配線を低
抵抗化して集積回路の高速化をはかるとともに、ソース
・ドレインを浅くして短チャンネルＭＩＳトランジスタ
ーの特性を改善したものである。
従来、例えばシリコンゲート構造のＮチャンネルＭＩＳ
トランジスターの製造方法では、第２図に示すように、
リンをドープしたｐｏｌｙｓｉ層３を形成する工程（第
２図（ａ））と、ｐｏｌｙｓｉ層３をエツチングしてｐ
ｏｌｙｓｉゲート８を形成する工程（第２図（ｂｌ）と
、ｐｏｌｙｓ＋ゲート８をマスクとしてＰ型基板１にＮ
型不純物をイオン注入して注入層５を形成する工程（第
２図（Ｃ））と、ｐｏｌｙｓｉゲート８及びゲ−）Ｓｉ
Ｏ□ｚ上に中間絶縁膜１０を形成する工程（第２図ｃｄ
））と、熱処理を行いｐｏｌｙｓ＋ゲート８に含まれる
Ｎ型不純物及び注入層５を電気的に活性化し、低抵抗の
ｐｏｌｙｓｉゲート７、及びソース・ドレイン６を形成
する工程（第２図（ｅ））とからなる製造方法が知られ
ている。
トランジスターの製造方法では、第２図に示すように、
リンをドープしたｐｏｌｙｓｉ層３を形成する工程（第
２図（ａ））と、ｐｏｌｙｓｉ層３をエツチングしてｐ
ｏｌｙｓｉゲート８を形成する工程（第２図（ｂｌ）と
、ｐｏｌｙｓ＋ゲート８をマスクとしてＰ型基板１にＮ
型不純物をイオン注入して注入層５を形成する工程（第
２図（Ｃ））と、ｐｏｌｙｓｉゲート８及びゲ−）Ｓｉ
Ｏ□ｚ上に中間絶縁膜１０を形成する工程（第２図ｃｄ
））と、熱処理を行いｐｏｌｙｓ＋ゲート８に含まれる
Ｎ型不純物及び注入層５を電気的に活性化し、低抵抗の
ｐｏｌｙｓｉゲート７、及びソース・ドレイン６を形成
する工程（第２図（ｅ））とからなる製造方法が知られ
ている。
しかし、従来のＭＩＳトランジスターの製造方法では、
ｐｏ Ｉ ｙＳ ＋ゲート７を十分電気的に活性化し低
抵抗化するための高温の熱処理を行うとソース・ドレイ
ン６の再分布が進むために短チャンネル効果が大きくな
り、トランジスター特性が劣化するという問題があり、
十分高温の熱処理ができずｐｏｌｙｓｉゲート７及びｐ
ｏｌｙｓ＋配線の低抵抗化による集積回路の高速化がは
かれないという問題があった。
ｐｏ Ｉ ｙＳ ＋ゲート７を十分電気的に活性化し低
抵抗化するための高温の熱処理を行うとソース・ドレイ
ン６の再分布が進むために短チャンネル効果が大きくな
り、トランジスター特性が劣化するという問題があり、
十分高温の熱処理ができずｐｏｌｙｓｉゲート７及びｐ
ｏｌｙｓ＋配線の低抵抗化による集積回路の高速化がは
かれないという問題があった。
上記問題点を解決するために、本発明は、ｐｏｌｙＳｉ
層の活性化とソース・ドレインの活性化を別工程で行い
、ｐｏｌｙｓｉは高温で熱処理、ソース・ドレインは低
温で熱処理することにした。
層の活性化とソース・ドレインの活性化を別工程で行い
、ｐｏｌｙｓｉは高温で熱処理、ソース・ドレインは低
温で熱処理することにした。
上記のように、ｐｏｌｙｓｉを高温で熱処理できるため
集積回路の高速化がはかられ、ソース・ドレインを低温
で熱処理できるため浅い接合形成による短チヤンネル効
果低減がはかられる。
集積回路の高速化がはかられ、ソース・ドレインを低温
で熱処理できるため浅い接合形成による短チヤンネル効
果低減がはかられる。
以下に本発明の実施例を図面に基づいて説明する。第１
図ｉａｌ〜第１図ｆｆｌは、本発明のＭＩＳトランジス
ターの製造方法を説明するための工程順の断面図である
。Ｐ型基板１上に形成したゲート酸化膜２上にノンドー
プのｐｏｌｙｓｉをＣＶＤ法により厚さ２０００〜６０
００人に形成しリンなどのＮ型不純物を熱拡散により前
記ｐｏｌｙｓ＋にドープし不純物活性化前のｐｏｌｙｓ
ｉ ３を形成する。またｐｏｌｙｓｉ ３はＮ型不純物
をドープしたＣＶＤ法により形成してもよい。（第１図
（ａ））。次に、例えばハロゲン・タングステン・ラン
プを加熱源に用いたランプ加熱により１１００〜１２０
０℃の高温で５〜６０秒間の短時間熱処理を行う。この
熱処理によりｐｏｌｙｓｉ ｄ中のＮ型不純物は十分電
気的に活性化され、ｐｏｌｙｓｉの結晶粒径も大きくな
るため低抵抗化がはかられる。
図ｉａｌ〜第１図ｆｆｌは、本発明のＭＩＳトランジス
ターの製造方法を説明するための工程順の断面図である
。Ｐ型基板１上に形成したゲート酸化膜２上にノンドー
プのｐｏｌｙｓｉをＣＶＤ法により厚さ２０００〜６０
００人に形成しリンなどのＮ型不純物を熱拡散により前
記ｐｏｌｙｓ＋にドープし不純物活性化前のｐｏｌｙｓ
ｉ ３を形成する。またｐｏｌｙｓｉ ３はＮ型不純物
をドープしたＣＶＤ法により形成してもよい。（第１図
（ａ））。次に、例えばハロゲン・タングステン・ラン
プを加熱源に用いたランプ加熱により１１００〜１２０
０℃の高温で５〜６０秒間の短時間熱処理を行う。この
熱処理によりｐｏｌｙｓｉ ｄ中のＮ型不純物は十分電
気的に活性化され、ｐｏｌｙｓｉの結晶粒径も大きくな
るため低抵抗化がはかられる。
（第１図伽））。次に、フォトリソグラフィー及びエツ
チング工程を行い、ｐｏｌｙｓｉゲート７を形成する。
チング工程を行い、ｐｏｌｙｓｉゲート７を形成する。
（第１図（Ｃ１）、次に、ｐｏｌｙｓ＋ゲート７をマス
クとしてＰ型基板１中のイオン注入法により、例えば、
リンなどのＮ型不純物をエネルギー４０〜６゜ＫｅＶ
、 ドーズ量Ｉ Ｘ １０′５〜Ｉ Ｘ １０１６ｃ
ｍ−”で注入し注入層５を形成する。（第１図（ｄ））
。次に、例えば５ｉ０１などの中間絶縁膜１ｏをＣＶＤ
法によりｐｏｌｙｓ＋ゲート７及びゲート酸化膜２の上
に形成する。（第１図（ｅ））。次に、ランプ加熱によ
り９００〜１０００℃の低温で５〜６０秒間の短時間熱
処理を行い注入層５を電気的に活性化し、ソース・ドレ
イン６を形成する。（第１図（ｆ））。ソース・ドレイ
ン６の深さは低温熱処理により、十分浅く形成でき、短
チャンネル効果の抑制された高性能のトランジターを形
成できる。
クとしてＰ型基板１中のイオン注入法により、例えば、
リンなどのＮ型不純物をエネルギー４０〜６゜ＫｅＶ
、 ドーズ量Ｉ Ｘ １０′５〜Ｉ Ｘ １０１６ｃ
ｍ−”で注入し注入層５を形成する。（第１図（ｄ））
。次に、例えば５ｉ０１などの中間絶縁膜１ｏをＣＶＤ
法によりｐｏｌｙｓ＋ゲート７及びゲート酸化膜２の上
に形成する。（第１図（ｅ））。次に、ランプ加熱によ
り９００〜１０００℃の低温で５〜６０秒間の短時間熱
処理を行い注入層５を電気的に活性化し、ソース・ドレ
イン６を形成する。（第１図（ｆ））。ソース・ドレイ
ン６の深さは低温熱処理により、十分浅く形成でき、短
チャンネル効果の抑制された高性能のトランジターを形
成できる。
以上実施例を用い説明したように、ｐｏｌｙｓｉ層の活
性化とソース・ドレインの活性化を別工程で行うことに
より、低抵抗のｐｏｌｙｓｉゲート及びｐｏｌｙｓｉ配
線と浅いソース・ドレインを持つＭｉｓトランジスター
を形成できるため、動作速度向上及び短チヤンネル効果
低減に効果がある。
性化とソース・ドレインの活性化を別工程で行うことに
より、低抵抗のｐｏｌｙｓｉゲート及びｐｏｌｙｓｉ配
線と浅いソース・ドレインを持つＭｉｓトランジスター
を形成できるため、動作速度向上及び短チヤンネル効果
低減に効果がある。
第１図（ａｌ〜第１図（ｆｌは本発明の製造方法にかか
る工程順の断面図、第２図（８）〜第２図ｔｅｌは従来
の製造方法にかかる工程順の断面図である。 １・・・Ｐ型基板 ２・・・ゲート酸化膜３・・・不
純物活性化前のｐｏｌｙｓｉ４・・・不純物活性化後の
ｐｏｌｙｓｉ５・・・注入層 ６・・・ソース・ド
レイン７．８・・・ｐｏｌｙｓｉゲート １０・・・中間絶縁膜 以上 第１図 第２図
る工程順の断面図、第２図（８）〜第２図ｔｅｌは従来
の製造方法にかかる工程順の断面図である。 １・・・Ｐ型基板 ２・・・ゲート酸化膜３・・・不
純物活性化前のｐｏｌｙｓｉ４・・・不純物活性化後の
ｐｏｌｙｓｉ５・・・注入層 ６・・・ソース・ド
レイン７．８・・・ｐｏｌｙｓｉゲート １０・・・中間絶縁膜 以上 第１図 第２図
Claims (2)
- （１）多結晶シリコン層を形成して、概多結晶シリコン
層の電気的活性化のための高温熱処理を行った後に、ソ
ース・ドレイン形成のためのイオン注入を行うことを特
徴とするＭＩＳトランジスターの製造方法。 - （２）前記高温熱処理が、ランプ加熱を用いた１１００
〜１２００℃の短時間熱処理であることを特徴とする特
許請求の範囲第１項記載のＭＩＳトランジスターの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225386A JPS62179766A (ja) | 1986-02-04 | 1986-02-04 | Ｍｉｓトランジスタ−の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225386A JPS62179766A (ja) | 1986-02-04 | 1986-02-04 | Ｍｉｓトランジスタ−の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62179766A true JPS62179766A (ja) | 1987-08-06 |
Family
ID=12077619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225386A Pending JPS62179766A (ja) | 1986-02-04 | 1986-02-04 | Ｍｉｓトランジスタ−の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62179766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381032A (en) * | 1990-11-19 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a gate electrode of polycrystal layer and a method of manufacturing thereof |
-
1986
- 1986-02-04 JP JP2225386A patent/JPS62179766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381032A (en) * | 1990-11-19 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a gate electrode of polycrystal layer and a method of manufacturing thereof |
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