JPH0488666A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 こ産業上の利用分野コ 本発明は、半導体集積回路装置およびその製造技術に関
し、特にバイポーラトランジスタとＭＩＳＦＥＴとをを
する半導体集積回路装Ｗ（バイポーラ−ＣＭＯ９ＬＳＩ
）に適用して有効な技術に関するものである。

〔従来の技術〕

バイポーラトランジスタと相補形ＭＩＳＦＥＴとを同一
半導体基板上に形成するバイポーラ−０ＭＯ３ＬＳＩの
製造工程では、ＣＭＯ５技術を利用してバイポーラトラ
ンジスタの製造工程を簡略化するなど、製造工程の増大
を避けるための種々の工夫がなされている。例えば特開
昭６３−２８１ｔ５６号公報に記載されたバイポーラ−
０ＭＯ３ＬＳＩは、バイポーラトランジスタのベース引
出し電極とＭＩＳＦＥＴのゲート電極とを同一の製造工
程で形成した同一の導電膜で構成することによって、そ
の製造工程の簡略化を図っている。上記文献に記載され
たバイポーラ−ＣＭＯ５Ｌ　Ｓ、　Ｉの製造方法は次の
とおりである。

すなわち、ｐ−形半導体基板中にｎ゛形埋込み層および
ｐ゛形埋込み層をそれぞれ形成した後、上記埋込み層上
にエピタキシャル層を形成し、続いて上記エピタキシャ
ル層中に上記ｎ゛形埋込み層およびｐ゛形埋込み層に対
応してｎ形つェル右よびｐ形つェルをそれぞれ形成する
。次に、上記ウェル上にフィールド絶縁膜を選択的に形
成した後、ｎ形不純物のイオン打込み、熱拡散により所
定のｎルウエル中にバイポーラトランジスタのコレクタ
取出し領域を形成する。続いて上記フィールド絶縁膜で
囲まれた活性領域上に絶縁膜を形成した後、バイポーラ
トランジスタのペースおよびエミッタが形成されるｎル
ウエル上の上記絶縁膜のみをエツチングにより選択的に
除去する。

次に、基板の全面に多結晶シリコン膜を堆積した後、上
記多結晶シリコン膜のうち、バイポーラトランジスタの
ベース引出し電極となる領域を除いた他の領域にｎ形不
純物をイオン打込みで選択的に導入する。続いて基板の
全面に高融点金属シリサイド膜を堆積した後、相補形Ｍ
ＩＳＦＥＴが形成される領域の上記高融点金属シリサイ
ド膜上にのみホトレジスト膜を堆積し、続いて上記ホト
レジスト膜をマスクとして高融点金属シリサイド膜およ
び多結晶シリコン族生にｐ形不純物をイオン打込みで導
入した後、上記ホトレジスト膜を除去する。

次に、基板の全面に絶縁膜を堆積した後、上記絶縁膜、
高融点金属シリサイド膜および多結晶シリコン膜を反応
性イオンエツチング（ＲＩＥ）のような異方性エツチン
グで連続的にエツチングして、相補形ＭＩＳＦＥＴが形
成される領域にはゲート電極を、またバイポーラトラン
ジスタが形成される領域にはベース引出し電極をそれぞ
れ形成する。続いてｎチャネル形ＭＩＳＦＥＴのゲート
電極をマスクとしてｐルウエル中にｎ形不純物をイオン
打込みで選択的に導入して低不純物濃度のｎ−形半導体
領域を形成した後、同様にしてｐチャネル形ＭＩＳＦＥ
Ｔのゲート電極をマスクとしてｎルウエル中にｐ形不純
物をイオン打込みで選択的に導入して低不純物濃度のｐ
−形半導体領域を形成する。

次に、熱処理を行い、前言己ベース引出し電極申のｐ形
不純物をｎルウエル中に拡散させてバイポーラトランジ
スタの外部ベース領域を形成するとともに、上記ｐ形不
純物の電気的活性化を行う。

続いて基板の全面に堆積した絶縁膜をＲＩＥのような異
方性エツチングで加工してベース引出し電極およびゲー
ト電極のそれぞれの側壁にサイドウオールスペーサを形
成する。次に、ｎチャネル形ＭＩＳＦＥＴのゲート電極
の側壁に形成した上記サイドウオールスペーサをマスク
としてｐｔワウエル中ｎ形不純物をイオン打込みで選択
的に導入してｎチャネル形ＭＩＳＦＥＴのソース、ドレ
インを自己整合的に形成した後、同様にしてｐチャネル
形ＭＩＳＦＥＴのゲート電極の側壁に形成した上記サイ
ドウオールスペーサをマスクとＬｒｎ形ウェつ中にｐ形
不純物をイオン打込みで選択的に導入してｐチャネル形
ＭＩＳＦＥＴのソース、ドレインを自己整合的に形成す
る。続いてベース引出し電極の側壁に形成した上記サイ
ドウオールスペーサをマスクとしてｎルウエル中にｐル
不純物をイオン打込みで選択的に導入してバイポーラト
ランジスタの内部ベース領域を自己整合的に形成する。

次に、基板の全面に堆積した多結晶シリコン膜にｎ形不
純物をイオン打込みした後、熱拡散により上記ｎ形不純
物を内部ベース領域中に拡散させることによってバイポ
ーラトランジスタのエミッタ領域を自己整合的に形成し
、続いて上記多結晶シリコン膜をエツチングしてエミッ
タ引８し電極を形成する。次に、基板の全面に堆積した
絶縁膜にコンタクトホールを形成した後、上記絶＃＆腹
上にＡＩｌ膜を堆積し、最後に上言己Ａβ膜をエツチン
グして配線を形成する。

口発明が解決しようとする課題〕 しかしながら、上述した従来のバイポーラ−０ＭＯ３Ｌ
ＳＩの製造方法は、バイポーラトランジスタのベース引
出し電場を構成する多結晶シリコン膜とＭＩＳＦＥＴの
ゲート電極を構成する多結晶シリコン膜とが異なる導電
形になっている。

そのため、それぞれの導電形の不純物を別工程で導入し
なければならない分、製造工程が増えてしまうという問
題があった。

また、上述した従来のバイポーラ−ＣＭＯ５ＬＳＩの製
造方法は、半導体基板（ウェル）上に直接堆積した多結
晶シリコン膜をエツチングしてベース引出し電極を形成
している。そのため、上記多結晶シリコン膜をエツチン
グする際に同じシリコン材料である基板の割れが避けら
れず、バイポーラトランジスタの耐圧がばらついてしま
うなどの問題があった。

さらに、上述した従来のバイポーラ−ＣＭＯ５ＬＳＩの
製造方法は、半導体基板（ウェル）上に直接堆積した多
結晶シリコン膜中の不純物をウェル中に拡散させてバイ
ポーラトランジスタの外部ベース領域を形成している。

そのため、外部ベース領域の面積の増大が避けられず、
寄生容量の増大によってバイポーラトランジスタの高速
化が妨げられてしまうという問題があった。

本発明の目的は、バイポーラ−０ＭＯ３ＬＳＩの製造工
程を簡略化する技術を提供することにある。

本発明の他の目的は、バイポーラトランジスタの信頼性
を向上させる技術を提供することにある。

本発明のさらに他の目的は、バイポーラトランジスタの
高速化を実現する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願にふいて開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

（１）、バイポーラトランジスタのベース引出し電極と
ＭＩＳＦＥＴのゲート電極とを同一の製造工程で形成し
た同一の導電形を有する同一の導電膜により構成する。

（２）、半導体基板上に形成した絶縁膜上に多結晶シリ
コン膜を堆積した後、前記多結晶シリコン膜中に所定の
導電形の不純物を導入する工程、前記多結晶シリコン膜
をエツチングしてベース引出し電極を形成した後、前記
ベース引出し電機の一部をエツチングしてエミッタ開孔
部を形成する工程、前記エミッタ開孔部の側壁にそのエ
ツチングを防止するためのサイドウタールスペーサを形
成した後、前記ベース引出し電機の下の前記絶縁膜の一
部を前記エミッタ開孔部を囲むようにサイドエツチング
する工程、前記サイドエツチングにより形成された前記
ベース引出し電極と基板との隙間に第二の多結晶シリコ
ン膜を埋込んだ後、前記ベース引出し電極中の不純物を
前記第二の多結晶シリコン膜を通じて基板中に熱拡散さ
せて外部ペース領域を自己整合的に形成する工程を備え
たバイポーラトランジスタの製造方法。

〔作用〕

上記した手段（１）によれば、バイポーラトランジスタ
のベース引出し電極とＭＩＳＦＥＴのゲート電極とを同
一の製造工程で堆積した同一の導電形を有する同一の導
電膜を用いて同時に形成することにより、バイポーラ−
ＣＭＯ３ＬＳＩの製造工程を簡略化することができる。

上記した手段（２）によれば、ベース引出し電極の下に
絶縁膜を設けておくことにより、ベース引出し電機の一
部をエツチングしてエミッタ開孔部を形成する際の基板
の削れを防止することができる。

また、上記した手段（２）によれば、絶＃＆腹をサイド
エツチングして形成したベース引出し電極の下の空隙内
に多結晶シリコン膜を埋込み、上転多結晶シリコン膜を
通じてベース引出し電極中の不純物を基板中に拡散させ
て外部ベース領域を自己整合的に形成することにより、
寄生容量の少ない小面積の外部ベース領域を形成するこ
とができる。

〔実施例１〕 第１図は、本実施例１の半導体集積回路装置を示す半導
体基板の平面図であり、第２図は、第１図の■−■線に
おける断面図である。

本実施例１の半導体集積回路装贋は、０．５μｍの設計
ルールで製造されるバイポーラ−ＣＭＯ５ＬＳＩであり
、例えばｐ−形シリコン単結晶からなる半導体基板１中
には、ｎ゛形の埋込み層２ａ。

２ｂおよびｐ゛形の埋込み層３ａ、３ｂがそれぞれ設け
られている。上記埋込み層２ａ、２ｂの最大不純物濃度
は、例えば０．５　Ｘ　１０　”／ｃｉ〜５　ｘｌ　０
”／ｃ！Ｉであり、埋込み層３ａ、３ｂの最大不純物濃
度は、例えば０．８　Ｘ　１０”／Ｃ１１！〜５　Ｘ　
１０Ｉ？／ｃｉである。上記基板１上には、例えばシリ
コンのエピタキシャル層４が設けられている。なお、上
記エピタキシャル層４を形成する前の基板１０表面を第
１図の一点鎖線で示す。

上記エピタキシャル層４中には、ｎ形つェル５ａ、５ｂ
およびｐ形つェル６ａ、６ｂがそれぞれ設けられている
。上記ｎ形つェル５ａ、５ｂおよびｐ形つェル６は、そ
れぞれｎ°形の埋込み層２ａ、２ｂおよびｐ゛形の埋込
み層３ａ、３ｂに対応して設けられている。上記ｎ形つ
ェル５ａ、５ｂおよびｐ形つェル５ａ、５ｂの平均不純
物濃度および深さは、例えばそれぞれＩ　Ｘ　１０　”
／　ｃ＋＋ｆ。

１．０μｍである。

上記エピタキシャル層４の表面には、例えば５１０２か
らなる膜厚０．４μｍのフィールド絶縁膜７が選択的に
設けられ、これにより素子分離が行われている。上記フ
ィールド絶縁膜７によって周囲を囲まれた領域における
ｎ形つェル５ａの表面には、例えばＳｉＯ２からなる絶
縁膜８を介してバイポーラトランジスタＱ１　のベース
引出し電機９が設けられている。上記ベース引出し電極
９は、例えば膜厚が０．１μｍのｐ゛形多結晶シリコン
膜１０およびその上に設けられたタングステンシリサイ
ド（ＷＳｌｘ）などの高融点金属シリサイド膜１１との
積層膜からなる。上記高融点金属シリサイド膜１１は、
上記タングステンシリサイドの他、モリブデンシリサイ
ド（Ｍ　ＯＳ　１　ｘ　）　、タンタルシリサイド（Ｔ
ａＳ＋ｘ）、チタンシリサイド（ＴＩＳｌ、）、プラチ
ナシリサイド（Ｐ　ｔ　Ｓ１、）などを用いることもで
きる。

ベース引出し電極９の下の上記絶縁膜８は、ベース引出
し電極９の側面から一定の幅だけサイドエツチングされ
ており、そこに多結晶シリコン膜１２が埋込まれている
。上！己絶縁膜８は、ＭＩＳＦＥＴＱ２．Ｑ、のゲート
絶Ｉｉ展を構成してふり、例えば９０Ａの膜厚を有して
いる。上記ベース９出し電極９は、多結晶シリコン膜１
０．１２からのｐ形不純物の拡散によってｎ形つェル５
ａ中に形成されたバイポーラトランジスタＱｌ　　の外
部ベース領域１３に接続されている。ベース引出し電極
９の側壁には、例えば５１０２　からなるサイドウオー
ルスペーサ１４が設けられている。また、ベース引出し
電極９の上には、例えば５ｉｎ２からなる絶縁膜１５が
設けられている。さらに上記絶縁膜１５の上には、例え
ば５１０２からなる絶縁膜１６が基板１の全面に設けら
れている。

前記ｎ形つェル５ａ中には、ベース引出し電極９に対し
て自己整合的に、かつ外部ベース領域１３に接続された
状態でバイポーラトランジスタａのｐ゛形の内部ベース
領域１７が設けられている。上記内部ベース領域１７中
には、その上方のｎ゛形多結晶シリコンからなるバイポ
ーラトランジスタＱ１　　のエミッタ引出し電極１８か
らのｎ形不純物の拡散によって形成されたｎ２形のエミ
ッタ領域１９が自己整合的に設けられている。上記エミ
ッタ領域１９、内部ベース領域１７および内部ベース領
域１７の下のｎ形つェル５ａからなるコレクタ領域によ
ってｎｐｎ形バイポーラトランジスタＱ１　が構成され
ている。上記ｎ形つェル５ａからなるコレクタ領域には
、ｎ゛　形のコレクタ取出し領域２０が接続されている
。

一方、前記ｎ形つェル５ｂの表面の絶縁膜（ゲート絶縁
膜）８上には、ｐチャネル形ＭＩＳＦＥＴＱ２のゲート
電極２１が、またｐ形つェル６ｂの表面の絶縁膜（ゲー
ト絶縁膜）８上には、ｎチャネル形ＭＩＳＦＥＴＣｈ　
のゲート電極２１がそれぞれ設けられている。上記ゲー
ト電極２１は、前記バイポーラトランジスタＱ、のベー
ス引出し電極９と同じく、ｐ゛形の多結晶シリコン膜ｌ
Ｏと高融点金属シリサイド膜１１との積層膜からなる。

ゲート電極２１の側壁には、例えば５１０２からなるサ
イドウオールスペーサ１４が設けられている。また、ゲ
ート電極２１の上には、例えば５１０２からなる絶縁膜
１５が設けられている。

さらに上記絶縁膜１５の上には、例えば５ｔ０２からな
る絶縁膜１６が基板１の全面に設けられている。

上記ｎ形つニル５ｂ中には、ｐチャネル形ＭＥＳＦＥＴ
Ｑ、のソース、ドレインを構成するｐ−形半導体領域２
２およびｐ゛形半導体領域２３がそれぞれ設けられてい
る。上記ｐ″形半導体領域２２はゲート電極２１に対し
て自己整合的に設けられ、ｐ゛形半導体領域２３はサイ
ドウオールスペーサ１４に対して自己整合的に設けられ
ている。

また、ｐ形つェル６ｂ中には、ｎチャネル形ＭＩＳ　Ｆ
　Ｅ　Ｔ　Ｑｓ　のソース、ドレインを構成するｎ−形
半導体領域２４およびｎ゛形半導体領域２５がそれぞれ
設けられている。上記ｎ”　形半導体領域２４はゲート
電極２１に対して自己整合的に設けられ、ｎ°形半導体
領域２５はサイドウオールスペーサ１４に対して自己整
合的に設けられている。

上記ｐチャネル形ＭＩＳＦＥＴＱｚ　およびｎチャネル
形ＭＩＳＦＥＴＱ３　によりＣＭＯ３（相補形ＭＩＳＦ
ＥＴ）が構成され、上記ＣＭＯ３と前８己ｎｐｎ形バイ
ポーラトランジスタＱ、とにより本実施例１のバイポー
ラ−ＣＭＯ’Ｓ　　ＬＳＩが構成されている。なお、実
際には上記ｎｐｎ形バイポーラトランジスタＱ１　　ｐ
チャネル形ＭＩｓＦＥＴＱ２．によびｎチャネル形Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔｌ；ｈ　を覆うように絶縁膜が設け
られ、さらに上８己絶縁膜上にＡＩなどの配線が設けら
れているが、上記絶縁膜および配線の図示は省略し、第
１図にコンタクトホールＣ，−Ｃｔ　のみを示す。図中
、Ｃエ　はコレクタ取出し領域２０に接続されるコンタ
クトホールベＣ２はエミッタ引出し電極１８に接続され
るコンタクトホール％Ｃ３はベース引出し電極９に接続
されるコンタクトホール、Ｃ４，Ｃ５はｐチャネル形Ｍ
　Ｉ　Ｓ　Ｆ　ＥＴＱ２　のソース、ドレインに接続さ
れるコンタクトホール、Ｃｓ　　Ｃｖ　はｎｆヤ＊　ル
形Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓ　のソース、ドレイン
に接続されるコンタクトホールをそれぞれ示している。

次に、上記の構成からなるバイポーラ−ＣＭＯ３ＬＳＩ
の製造方法の一例を説明する。

第３図に示すように、まずイオン打込みおよび熱拡散に
より基板ｌ中にｎ゛形埋込み層２ａ、２ｂおよびｐ゛形
埋込み層３ａ、３ｂをそれぞれ形成した後、基板１上に
シリコンのエピタキシャル層４を形成する。次に、エピ
タキシャル層４中にｎ形不純物およびｐ形不純物をイオ
ン打込みしてｎ形つェル５ａ、５ｂおよびｐ形つェル６
ａ、６ｂをそれぞれ形成した後、例えば選択酸化（ＬＯ
ＣＯＳ）　によりエピタキシャル層４０表面にＳｉＯ２
からなるフィールド！Ｉｉ膜７を形成する。続いてｎ形
つェル５ａ中の一部にリンなどのｎ形不純物を選択的に
イオン打込みしてコレクタ取出し領域２０を形成した後
、熱酸化によりｎ形つェル５ａ。

５ｔｌよびｐ形つェル６ａ、６ｂのそれぞれの表面にＳ
ｘＯ＊からなる絶縁膜８を形成する。

次に、１４図に示すように、基板１の全面にＣＶＤ法に
より多結晶シリコン膜１０を堆積した後、多結晶シリコ
ン膜１０中にホウ素などのｐ形不純物をイオン打込みす
る。イオン打込みは、例えば打込みエネルギー１０ｋｅ
Ｖ、ドーズ量１×１０”　／　ｃＩｌの条件で行う。続
いて基板１の全面にＣＶＤ法によりタングステンシリサ
イドなどの高融点金属膜１１を堆積した後、さらに基板
１の全面に絶縁膜１５を堆積する。絶縁膜１５は、例え
ばモノシランと亜酸化窒素との熱反応により生成した５
ｉｎ１からなる。

次に、第５図に示すように、絶縁膜１５、高融点金属シ
リサイド膜１１および多結晶シリコン膜１０を反応性イ
オンエツチングのような異方性エツチングで連続的にエ
ツチングしてゲート電極２１およびベース引出し電極９
を同時に形成する。

すなわち、本実施例１ではＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ
２．　Ｑｓのゲート電極２１およびバイポーラトランジ
スタＱ１　のベース引出し電極９を同一の製造工程で堆
積した同一の導電形（ｐ゛　形）を有する同一の導電膜
（高融点金属シリサイド膜１１および多結晶シリコン膜
１０）を用いて同時に形成する。続いてｎチャネル形Ｍ
ＩＳＦＥＴＱｓのゲート電極２１をマスクとしてｐ形つ
ェル６ｂ中にリンなどのｎ形不純物を打込みエネルギー
４０ｋｅＶ、ドーズ量２　Ｘ　１０′３／ｃｄの条件で
選択的にイオン打込みして低不純物濃度のｎ−形半導体
領域２４を自己整合的に形成した後、同様にしてｐチャ
ネル形ＭＩＳＦＥＴＱａ　のゲート電極２１をマスクと
してｎ形つェル５ｂ中にホウ素などのｐ形不純物を打込
みエネルギー４５ｋｅＶ、ドーズ量１×ｌＯ目／ｃＩＩ
の条件で選択的にイオン打込みして低不純物濃度のｐ−
形半導体領域２２を自己整合的に形成する。

次に、第６図に示すように、例えばＣＶＤ法により基板
１の全面にＳｔｏｗからなる膜厚０．２μｍの絶縁膜を
堆積した後、上８己絶縁膜を異方性エツチングしてベー
ス引出し電極９およびゲート電極２１のそれぞれの側壁
にサイドウオールスペーサ１４を形成する。続いてｎチ
ャネル形ＭＩＳＦＥＴＱｓ　のゲート電極２１の側壁に
形成したサイドウオールスペーサ１４をマスクとしてｐ
形つェル６ｂ中にヒ素などのｎ形不純物を打込みエネル
ギー４ＱｋｅＶ、ドーズ量５　Ｘ　１０　”／　ｃｔｌ
（Ｄ条件で選択的にイオン打込みして高不純物濃度のｎ
゛形半導体領域２５を自己整合的に形成し、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）　構造のソー
ス、ドレインを形成する。同様にしてｐチャネル形ＭＩ
ＳＦＥＴＱ２　のゲート電極２１の側壁に形成したサイ
ドウオールスペーサ１４をマスクとしてｎ形つェル５ｂ
中にホウ素などのｐ形不純物を打込みエネルギー４５ｋ
ｅＶ、ドーズ量２Ｘ１０”／ｅ１１＋の条件で選択的に
イオン打込みして高不純物濃度のｐ゛形半導体領域２３
を自己整合的に形成し、ＬＤＤ構造のソース、ドレイン
を形成する。

次に、第７図に示すように、例えばＣＶＤ法により基板
１の全面にＳｉＯ□からなる膜厚０．３μｍの絶縁膜１
６を堆積した後、ｎ形つェル５ａ上の絶縁膜１６．１５
およびベース引出し電極９を反応性イオンエツチングの
ような異方性エツチングで連続的にエツチングして開孔
２６を形成する。

このとき、ｎ形つェル５ａの表面には絶縁膜８が設けら
れているため、開孔２６を形成する際にｎ形つェル５ａ
が削れることはない。

次に、第８図に示すように、例えばＣＶＤ法により基＃
１１の全面に５ｉｓＮｔ　からなる絶縁膜を堆積した後
、上記絶縁膜を異方性エツチングして開孔２６の側壁に
サイドウオールスペーサ２７を形成する。上記サイドウ
オールスペーサ２７は、後述するエツチング液によって
側壁のＩ！縁膜１５゜１６がエツチングされるのを防ぐ
ために形成する。

続いて、例えばフッ酸：水＝１：９からなるエツチング
液を用し）て開孔２６の底部に露出している絶縁膜８を
エツチングした後、さらにベース引出し電極９の下の絶
縁膜８の一部をサイドエツチングする。ベース引出し電
極９の下の絶縁膜８のサイドエッチ量は、例えば０．１
μｍである。上記エツチング液による絶縁［８のサイド
エッチ量は、エツチング時間に比例し、常温では毎分５
００人程エフある。

次に、第９図に示すように、例えばＣＶＤ法により基板
１の全面に膜厚５００Ａ程度の薄い多結晶シリコン膜を
堆積した後、上記多結晶シリコン［プラズマエツチング
のような等方性エツチングでエツチングすることにより
、前述した絶縁膜８のサイドエツチングで形成されたベ
ース引出し電極９の下の空隙内にのみ多結晶シリコン膜
１２を残す。続いて、例えば９００℃、１０分間基板１
を熱処理することによりベース引出し電極９中のｐｆｆ
４不純物を多結晶シリコン膜１２を通じてｎ形つェル５
ａ中に拡散させ、ｐ゛　形の外部ベース領域１３を形成
する。

次に、第１０図に示すように、例えばＣＶＤ法により基
板１の全面に３１０２からなる絶縁膜を堆積した後、上
記絶縁膜を異方性エツチングして開孔２６の側壁にサイ
ドウオールスペーサ２８を形成する。続いてサイドウオ
ールスペーサ２８をマスクとして開孔２６の底部に露出
しているｎ形つェル５ａ中にホウ素などのｐ形不純物を
打込みエネルギー２５ｋｅＶ、ドーズ量８　Ｘ　１０　
”／ｃｄの条件で選択的にイオン打込みして外部ベース
領域１３と接続する内部ベース領域１７を自己整合的に
形成する。

次に、第１１図に示すように、例えばＣＶＤ法により基
板１の全面に膜厚０，２μｍの多結晶シリコン膜２９を
堆積した後、多結晶シリコン膜２９中にヒ素などのｎ形
不純吻を打込みエネルギー８ＱｋｅＶ、ドーズ量２　Ｘ
　１０１１１／ｃｍの条件でイオン打込みする。続いて
、例えば９００℃、２分間基板１を熱処理（ランプアニ
ール）することにより、多結晶シリコンＷＸ２９中のｎ
形不純物を開孔２６を通じて内部ベース領域１７中に拡
散させ、ｎ゛形のエミッタ領域１９を形成する。

その後、上記多結晶シリコン膜２９をエツチングしてエ
ミッタ引出し電極１８を形成した後、例えばＣＶＤ法に
より基板１の全面に５ｉＣｈ　などの絶縁膜（図示せず
）を堆積し、上記絶縁膜にコンタクトホールＣｌ−ＣＹ
　を形成する。続いて、例えばスパッタ法により基板１
の全面にＡＡ膜を堆積し、上１己Ａβ膜をエツチングし
て配線（図示せず）を形成することにより、本実施例１
のバイポーラ−ＣＭＯ３ＬＳＩを完成させる。

上述した本実施例１のバイポーラ−ＣＭＯ５ＬＳＩの製
造方法によれば、下Δ己の効果を得ることができる。

（１）、　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ、、　Ｑ３　のゲ
ート電極２１およびバイポーラトランジスタＱ、　　の
ベース引出し電極９を同一の製造工程で堆積した同一の
導電形を有する同一の導電膜を用いて同時に形成するこ
とにより、バイポーラ−ＣＭＯ３ＬＳＩの製造工程を簡
略化することができる。

（２）、ｎ形つェル５ａの表面に絶縁膜８を設けておく
ことにより、ベース引出し電極９およびその上に堆積し
た絶縁膜１６．１５をエツチングして開孔２６を形成す
る際、ｎ形つェル５ａの表面の削れを防止することがで
きるので、信頼性の高いバイポーラトランジスタを得る
ことができる。

（３）、絶縁膜８をサイドエツチングして形成したベー
ス引出し電極９の下の空隙内に多結晶シリコン膜１２を
埋込み、上記多結晶シリコン膜１２を通じてベース引出
し電極９中のｐ形不純物をｎ形つエル５ａ中に拡散させ
て外部ベース領域１３を形成することにより、寄生容量
の少ない小面積の外部ペース領域１３を得ることができ
るので、バイポーラトランジスタを高速化することがで
きる。

〔実施例２〕 第１２図は、本実施例２によるバイポーラ−６ＭＯ３Ｌ
ＳＩを示す断面図である。

本実施例２のバイポーラ−６ＭＯ３ＬＳＩは、ｎ形つェ
ル５ａの表面の絶縁膜８とその上のベース引出し電極９
との間に、例えば膜庫２０００フナ度の絶縁膜３０を設
けている。絶縁膜３０は、例えばＣＶＤ法により基板１
の全面に堆積した５ｉＯ８などの絶縁膜をエツチングし
て形成する。

本実施例２によれば、ベース引出し電極９の下に上記絶
縁膜３０を設けることにより、ベース−コレクタ間の容
量を低減することができるので、より高速なバイポーラ
トランジスタを得ることができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例１．２に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。

前記実施例では、ベース引出し電極およびゲート電極を
多結晶シリコン膜と高融点金属シリサイド膜との積層膜
で構成したが、ベース引出し電極およびゲート電極を多
結晶シリコン膜または高融点金属シリサイド膜のいずれ
か一方で構成することもできる。

前記実施例では、ベース引出し電極上およびゲート電機
上の絶縁膜を５ｔＣｈで構成したが、例えばＳｉ５．Ｎ
４で構成してもよく、あるいはＳｉＯ，と５ｉｓＮ４と
の積層膜で構成してもよい。

例えばベース引出し電極上およびゲート電極上に、まず
５ｉｓＮａ膜を堆積し、その上にＳ　Ｉ　Ｃｈ　膜を堆
積することにより、ベース引出し電機とエミッタ引出し
電極とが短絡する不良や、ソース（またはドレイン）に
接続される配線とゲート電極とが短絡する不良をより確
実に防止することができる。また、ベース引出し電極上
に上記５１３１’ｔＪａ膜を堆積することにより、ベー
ス引出し電極９の開孔２６の側壁に５１３Ｎ４　からな
るサイドウオールスペーサを形成する工程を省略するこ
とができる。一方、ベース引出し電極上右よびゲート電
極上に、まず５ｔＯｈ膜を堆積し、その上に５ｉ＝Ｎａ
膜を堆積することにより、上記３１３Ｎ４膜にクラッタ
などの欠陥が発生するのを防止することができるので、
より信頼性の高いバイポーラ−０ＭＯ３ＬＳＩを得るこ
とができる。

前記実施例では、ベース引出し電極およびゲート電極を
ｐ０形の多結晶シリコン膜で構成したが、ベース引出し
電極およびｐチャネル形ＭＩＳＦＥＴのゲート電極をｐ
°形の多結晶シリコン膜で構成し、ｎチャネル形ＭＩＳ
ＦＥＴのゲート電極をｎ゛形の多結晶シリコン膜で構成
してもよい。また、ベース引出し電極をｐ′″形の多結
晶シリコン膜で構成し、ｐチャネル形ＭＩＳＦＥＴのゲ
ート電極およびｎチャネル形ＭＩＳＦＥＴのゲート電極
をｎ゛形の多結晶シリコン膜で構成してもよい。

前記実施例では、ｎｐｎ形バイポーラトランジスタと６
ＭＯ３とからなるバイポーラ−０ＭＯ３ＬＳＩの製造方
法について説明したが、ｐｎｐ形バイポーラ−トランジ
スタと６ＭＯ３とからなるバイポーラ−６ＭＯ３ＬＳＩ
の製造方法に適用することもできる。この場合、バイポ
ーラトランジスタのベース引出し電極、ｐチャネル形Ｍ
ＩＳＦＥＴのゲート電極およびｎチャネル形ＭＩＳＦＥ
Ｔのゲート電極のそれぞれを同一の製造工程で堆積した
ｎ゛形の多結晶シリコン膜で同時に形成することにより
、その製造工程を簡略化することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

（１）、バイポーラトランジスタのベース引出し電極と
ＭＩＳＦＥＴのゲート電極とを同一の製造工程で堆積し
た同一の導電形を有する同一の導電膜を用いて同時に形
成する本願の一発明によれば、バイポーラ−６ＭＯ３Ｌ
ＳＩの製造工程を簡略化することができる。

（２）、ベース引出し電極の下に絶縁膜を設けてふく本
願の一発明によれば、ベース引出し電極の一部をエツチ
ングしてエミッタ開孔部を形成する際に基板の削れを防
止することができるので、信頼性の高いバイポーラトラ
ンジスタを製造することができる。

（３）、絶縁膜をサイドエツチングして形成したベース
引出し電極の下の空隙内に多結晶シリコン膜を埋込み、
上記多結晶シリコン族を通じてベース９出し電極中の不
純物を基板中に拡散させて外部ベース領域を自己整合的
に形成する本願の一発明によれば、寄生容量の少ない小
百積の外部ベース領域を形成することができるので、高
速のバイポーラトランジスタを製造することができる。

【図面の簡単な説明】

′！Ｊ１図は、本発明の一実施例である半導体集積回路
装置を示す平面図、 第２図は、第１図のＵ−Ｉ［線における断面図、第３図
乃至第１１図は、第１図および第２図に示す半導体集積
回路装置の製造方法を工程順に示す半導体基板の断面図
、 第１２［！ｌは、本発明の他の実施例である半導体集積
回路装置を示す半導体基板の断面図である。 １・・・半導体基板、２ａ、２ｂ・・・ｎ゛形埋込み層
、３ａ、３ｂ・・・ｐ″ル埋込層、４・・・エピタキシ
ャル層、５ａ、５ｂ・・・ｎ形つェル、６ａ、６ｂ・・
・ｐ形つェル、７・・・フィールド絶縁膜、８，１５．
１６．３０・・・絶縁膜、９・・・ベース引出し電極、
１０．１２゜２９・・・多結晶シリコン膜、１１・・・
高融点金属シリサイド膜、１３・・・外部ベース領域、
１４．２７．２８・・・サイドウオールスペーサ、１７
・・・内部ベース領域、１８・・・エミッタ引出し電極
、１９・・・エミッタ領域、２０・・・コレクタ取出し
領域、２１・・・ゲート電極、２２・・・ｐ−形半導体
領域、２３・・・ｐ゛形半導体領域、２４・・・ｎ−形
半導体領域、２５・・・ｎ゛形半導体領域、２６・・・
開孔。 代理人　弁理士　筒　井　大　和

Claims (1)

1. 【特許請求の範囲】 １、バイポーラトランジスタとＭＩＳＦＥＴとを有する
   半導体集積回路装置であって、前記バイポーラトランジ
   スタのベース引出し電極と前記ＭＩＳＦＥＴのゲート電
   極とが同一の製造工程で形成された同一の導電形を有す
   る同一の導電膜により構成されていることを特徴とする
   半導体集積回路装置。 ２、前記ＭＩＳＦＥＴは、ｎチャネル形ＭＩＳＦＥＴと
   ｐチャネル形ＭＩＳＦＥＴとからなる相補形ＭＩＳＦＥ
   Ｔであることを特徴とする請求項１記載の半導体集積回
   路装置。 ３、前記導電膜は、多結晶シリコン膜とその上に設けら
   れた高融点金属シリサイド膜との積層膜であることを特
   徴とする請求項１または２記載の半導体集積回路装置。 ４、バイポーラトランジスタを有する半導体集積回路装
   置であって、前記バイポーラトランジスタのベース引出
   し電極と半導体基板との間に設けられた絶縁膜の一部が
   エミッタ開孔部を囲むようにサイドエッチングされてお
   り、前記ベース引出し電極と外部ベース領域とが前記サ
   イドエッチングされた領域に埋込まれた多結晶シリコン
   膜を介して電気的に接続されていることを特徴とする半
   導体集積回路装置。 ５、半導体基板上に形成した絶縁膜上に多結晶シリコン
   膜を堆積した後、前記多結晶シリコン膜中に所定の導電
   形の不純物を導入する工程、前記多結晶シリコン膜をエ
   ッチングしてベース引出し電極を形成した後、前記ベー
   ス引出し電極の一部をエッチングしてエミッタ開孔部を
   形成する工程、前記エミッタ開孔部の側壁にそのエッチ
   ングを防止するためのサイドウォールスペーサを形成し
   た後、前記ベース引出し電極の下の前記絶縁膜の一部を
   前記エミッタ開孔部を囲むようにサイドエッチングする
   工程、前記サイドエッチングにより形成された前記ベー
   ス引出し電極と半導体基板との隙間に第二の多結晶シリ
   コン膜を埋込んだ後、前記ベース引出し電極中の不純物
   を前記第二の多結晶シリコン膜を通じて半導体基板中に
   熱拡散させて外部ベース領域を自己整合的に形成する工
   程を備えていることを特徴とするバイポーラトランジス
   タを有する半導体集積回路装置の製造方法。 ６、前記ベース引出し電極は、多結晶シリコン膜とその
   上に堆積された高融点金属シリサイド膜との積層膜から
   なることを特徴とする請求項５記載の半導体集積回路装
   置の製造方法。 ７、バイポーラトランジスタとＭＩＳＦＥＴとを有する
   半導体集積回路装置の製造方法であって、前記バイポー
   ラトランジスタのベース引出し電極と前記ＭＩＳＦＥＴ
   のゲート電極とを同一の製造工程で形成することを特徴
   とする請求項５または６記載の半導体集積回路装置の製
   造方法。 ８、バイポーラトランジスタとＭＩＳＦＥＴとを有する
   半導体集積回路装置の製造方法であって、前記バイポー
   ラトランジスタのベース引出し電極の下の絶縁膜とＭＩ
   ＳＦＥＴのゲート絶縁膜とを同一の製造工程で形成する
   ことを特徴とする請求項５、６または７記載の半導体集
   積回路装置の製造方法。