JPS63144575A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63144575A JPS63144575A JP61291457A JP29145786A JPS63144575A JP S63144575 A JPS63144575 A JP S63144575A JP 61291457 A JP61291457 A JP 61291457A JP 29145786 A JP29145786 A JP 29145786A JP S63144575 A JPS63144575 A JP S63144575A
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- JP
- Japan
- Prior art keywords
- regions
- film
- source
- drain regions
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に関する。
（従来の技術）
従来、半導体装置は例えば次のようにして製造されてい
る。ｐ型の半導体基板に素子分離領域を形成すると共に
、該素子分離領域で分離された島状の素子領域を形成す
る。つづいて素子領域にゲート酸化膜を介してゲート電
極を形成し、更にｎ型のソース●ドレイン領域を形成し
た後、全面に第１の絶縁膜として、ＣＶＤ−Ｓｉｎ，膜
を堆積し、更に第２の絶縁膜としてＢＰＳＧ膜（ボロン
嗜リンシリケートガラス）を順次堆積する。そして、選
択的１ｃ ＣＶＤ−Ｓ ｉ Ｏ， ｇ、ＢＰＳＧ Ｍｊ
Ｃ ：ｌ ：／ ９ クト；ｈ −ルを開孔し、ＡＡｌ
［を蒸着した後バターニングして、コンタクトホールを
介して前記ソース●ドレイン領域等に接続し、Ｍ配線を
形成し、ＭＯＳ型半導体装置を製造する。
る。ｐ型の半導体基板に素子分離領域を形成すると共に
、該素子分離領域で分離された島状の素子領域を形成す
る。つづいて素子領域にゲート酸化膜を介してゲート電
極を形成し、更にｎ型のソース●ドレイン領域を形成し
た後、全面に第１の絶縁膜として、ＣＶＤ−Ｓｉｎ，膜
を堆積し、更に第２の絶縁膜としてＢＰＳＧ膜（ボロン
嗜リンシリケートガラス）を順次堆積する。そして、選
択的１ｃ ＣＶＤ−Ｓ ｉ Ｏ， ｇ、ＢＰＳＧ Ｍｊ
Ｃ ：ｌ ：／ ９ クト；ｈ −ルを開孔し、ＡＡｌ
［を蒸着した後バターニングして、コンタクトホールを
介して前記ソース●ドレイン領域等に接続し、Ｍ配線を
形成し、ＭＯＳ型半導体装置を製造する。
しかしながら、上述した従来の技術においては素子の高
速化・大規模化の要求から素子の微細化を進めると、い
わゆる短チヤネル効果が発生して電気的特性の劣化をも
たらす、即ち高速化により配線抵抗やソース・ドレイン
領域の抵抗を大きくすることができないためソース・ド
レイン領域形成のための不純−添加は極端に低濃度にで
きない、したがって拡散層の深さが深くなり、必然的に
横方向への拡散が進み、実効チャネル長が減少し、いわ
ゆる短チヤネル効果が発生してしまう。
速化・大規模化の要求から素子の微細化を進めると、い
わゆる短チヤネル効果が発生して電気的特性の劣化をも
たらす、即ち高速化により配線抵抗やソース・ドレイン
領域の抵抗を大きくすることができないためソース・ド
レイン領域形成のための不純−添加は極端に低濃度にで
きない、したがって拡散層の深さが深くなり、必然的に
横方向への拡散が進み、実効チャネル長が減少し、いわ
ゆる短チヤネル効果が発生してしまう。
また、低抵抗にして拡散深さを浅くすると、電極取り出
し用ＡＪ配線を形成した後、いわゆるつき抜は現象が発
生し、接合が破壊され素子のリーク電流が増大し、特性
上重大な影響を引き起こしてし才う。
し用ＡＪ配線を形成した後、いわゆるつき抜は現象が発
生し、接合が破壊され素子のリーク電流が増大し、特性
上重大な影響を引き起こしてし才う。
（発明が解決しようとする問題点）
本発明は上記事情に鑑みてなされたもので、高速化、高
集積度化の要求から素子の微細化が進められた場合、短
チヤネル効果による電気的特性の劣化を防止し且・つ、
素子の信頼性を向上させることができる半導体装置の製
造方法を提供することを目的とするものである。
集積度化の要求から素子の微細化が進められた場合、短
チヤネル効果による電気的特性の劣化を防止し且・つ、
素子の信頼性を向上させることができる半導体装置の製
造方法を提供することを目的とするものである。
（問題点を解決するための手段）
本発明は、ソース・ドレイン領域の形成予定領域に酸素
をイオン注入し、その後熱処理により活性化し、この領
域の一部に絶縁膜を任意の深さに容易に形成するもので
ある。
をイオン注入し、その後熱処理により活性化し、この領
域の一部に絶縁膜を任意の深さに容易に形成するもので
ある。
（作用）
本発明による半導体装置の製造方法によれば、微細化さ
れた素子の電気的特性の劣化を防止し且つ信頼性が向上
された半導体装置を簡単な工程で製造できる。
れた素子の電気的特性の劣化を防止し且つ信頼性が向上
された半導体装置を簡単な工程で製造できる。
（実施例）
次に本発明をｎチャネルＭＯＳトランジスタの製造に適
用した例について、第１図へ第５図を参照して説明する
。
用した例について、第１図へ第５図を参照して説明する
。
まず、Ｐ型シリコン基板（１）にフィールド酸化膜（２
）を形成し、このフィールド酸化膜で分離された島状の
基板領域表面に熱酸化によりゲート酸化膜（３）を形成
した後、全面にゲート電極材料膜、例えば多結晶シリコ
ン膜を堆積し、これをバターニングして前記ゲート酸化
膜上にゲート電極（４）を選択的に形成した（第１図）
。次いで、ソース・ドレイン領域となる領域のみに酸素
不純物をイオン注入する。マスクとしてフォトレジスト
膜（５）を用いる。その注入条件として加速エネルギー
は１０ｋｅｖ〜１００ｋｅＶ 、 Ｖ−ス量はＩ Ｘ
１０１８／ｍ以上任意に設定すれば良い。次いでフォト
レジスｌ’Ｎｆ５）を除去後、高温熱処理を行ない更に
活性化し、ソース・ドレイン領域となる領域の一部に第
１の絶縁膜（６）を形成する（第２図）。
）を形成し、このフィールド酸化膜で分離された島状の
基板領域表面に熱酸化によりゲート酸化膜（３）を形成
した後、全面にゲート電極材料膜、例えば多結晶シリコ
ン膜を堆積し、これをバターニングして前記ゲート酸化
膜上にゲート電極（４）を選択的に形成した（第１図）
。次いで、ソース・ドレイン領域となる領域のみに酸素
不純物をイオン注入する。マスクとしてフォトレジスト
膜（５）を用いる。その注入条件として加速エネルギー
は１０ｋｅｖ〜１００ｋｅＶ 、 Ｖ−ス量はＩ Ｘ
１０１８／ｍ以上任意に設定すれば良い。次いでフォト
レジスｌ’Ｎｆ５）を除去後、高温熱処理を行ない更に
活性化し、ソース・ドレイン領域となる領域の一部に第
１の絶縁膜（６）を形成する（第２図）。
つづいてゲート電極及びフィールド酸化膜をマスクとし
てｎ型不純物、例えば砒素を島状の基板領域にイオン注
入し、その後の熱処理により活性化し、ＬＤＤ法を用い
ｎ型のソース・ドレイン領域（７１（８１を形成する（
第３図）。これは例えばＣＶＤ５ｉｎ、膜（９）を全面
堆積後、これを全面几ＩＥによってゲート側壁に自己整
合的に残置し、燐又は砒素を基板にイオン注入して形成
する。
てｎ型不純物、例えば砒素を島状の基板領域にイオン注
入し、その後の熱処理により活性化し、ＬＤＤ法を用い
ｎ型のソース・ドレイン領域（７１（８１を形成する（
第３図）。これは例えばＣＶＤ５ｉｎ、膜（９）を全面
堆積後、これを全面几ＩＥによってゲート側壁に自己整
合的に残置し、燐又は砒素を基板にイオン注入して形成
する。
ひきつづき全面に厚さ３０００λのＣＶＤ−８ｉｎ、膜
及び厚さ７０００ＡのＨＰ ＳＧ膜（９）αＱを順次堆
積して、２層構造の第２絶縁膜を形成する（第４図）。
及び厚さ７０００ＡのＨＰ ＳＧ膜（９）αＱを順次堆
積して、２層構造の第２絶縁膜を形成する（第４図）。
次いでソース・ドレイン領域の一部に対応する第２の絶
縁膜及びゲート酸化膜を選択的にエツチングしてコンタ
クトホールを形成し、そして全面にＡノー８７を蒸着し
、バターニングして前記ソース・ドレイン領域にコンタ
クトホールを介して接続するソース・ドレイン電極を形
成し、ｎチャネル型のＷＳトランジスタを製造する（第
５図）。
縁膜及びゲート酸化膜を選択的にエツチングしてコンタ
クトホールを形成し、そして全面にＡノー８７を蒸着し
、バターニングして前記ソース・ドレイン領域にコンタ
クトホールを介して接続するソース・ドレイン電極を形
成し、ｎチャネル型のＷＳトランジスタを製造する（第
５図）。
このようにこの半導体装置の製造方法によればソース・
ドレイン領域下に＠縁膜層が設けられているため、浅い
拡散層を形成を容易に形成することができ、且つＡｌの
つき抜は現象を完全に防止することができた。
ドレイン領域下に＠縁膜層が設けられているため、浅い
拡散層を形成を容易に形成することができ、且つＡｌの
つき抜は現象を完全に防止することができた。
本発明方法はｎチャネルＭＯＳトランジスタの製造のみ
に限らず、ＰチャネルＭＯ８トランジスタ。
に限らず、ＰチャネルＭＯ８トランジスタ。
０ＭＯ８構造の製造にも同様に適用できる。
以上説明したように、本発明によれば素子の信照性を高
めることができた。
めることができた。
第１図、第２図、第３図、第４図及び第５図は本発明の
一実施例に係わるｎチャネルＭＯ８型トランジスタの製
造方法を工程順に示す断面図である。 図において、 １・・・ｐ型シリコン膜、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・ゲート電極、５・・・フ
ォトレジスト膜、６・・・第一絶縁膜、７・・・ｎ型ソ
ース領域、Ｂ −・−ｎ型トレーン領域、９ ・・・Ｃ
ＶＤ−８ｉｏ、膜、１０・・・ＨＰ８Ｇ膜、１１・・・
ｉ配線、１２・・・Ａ／とＳｉの合金属。
一実施例に係わるｎチャネルＭＯ８型トランジスタの製
造方法を工程順に示す断面図である。 図において、 １・・・ｐ型シリコン膜、２・・・フィールド酸化膜、
３・・・ゲート酸化膜、４・・ゲート電極、５・・・フ
ォトレジスト膜、６・・・第一絶縁膜、７・・・ｎ型ソ
ース領域、Ｂ −・−ｎ型トレーン領域、９ ・・・Ｃ
ＶＤ−８ｉｏ、膜、１０・・・ＨＰ８Ｇ膜、１１・・・
ｉ配線、１２・・・Ａ／とＳｉの合金属。
Claims (3)
- （１）半導体基板の素子領域にゲート絶縁膜を介してゲ
ート電極を選択的に形成する工程と、後の工程でソース
、ドレイン領域となる領域のみに所望のピーク値を持つ
ように酸素を添加する工程と、ソース、ドレイン領域を
形成する工程と、全面に絶縁膜を堆積し、コンタクトホ
ールを形成する工程と、ソース、ドレイン領域とコンタ
クトホールを介して接続する取り出し金属配線を形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。 - （２）酸素を添加する方法としてイオン注入法を用いる
ことを特徴とする、前記特許請求の範囲第１項記載の半
導体装置の製造方法。 - （３）イオン注入の方法として、酸素イオンを１×１０
＾１＾８／ｃｍ＾３以上のドーズ量でイオン注入するこ
とを特徴とする前記特許請求の範囲第２項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61291457A JPS63144575A (ja) | 1986-12-09 | 1986-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61291457A JPS63144575A (ja) | 1986-12-09 | 1986-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144575A true JPS63144575A (ja) | 1988-06-16 |
Family
ID=17769115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61291457A Pending JPS63144575A (ja) | 1986-12-09 | 1986-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489586B1 (ko) * | 1997-12-30 | 2005-09-06 | 주식회사 하이닉스반도체 | 반도체소자의접합부형성방법 |
-
1986
- 1986-12-09 JP JP61291457A patent/JPS63144575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489586B1 (ko) * | 1997-12-30 | 2005-09-06 | 주식회사 하이닉스반도체 | 반도체소자의접합부형성방법 |
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