JPS62180689A - 表示制御クロツク発生回路装置 - Google Patents
表示制御クロツク発生回路装置Info
- Publication number
- JPS62180689A JPS62180689A JP61021117A JP2111786A JPS62180689A JP S62180689 A JPS62180689 A JP S62180689A JP 61021117 A JP61021117 A JP 61021117A JP 2111786 A JP2111786 A JP 2111786A JP S62180689 A JPS62180689 A JP S62180689A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- display control
- control clock
- mhz
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、文字多重放送などに利用することのできる表
示制御クロック発生回路装置に関するものである。
示制御クロック発生回路装置に関するものである。
（従来の技術）
近年テレビジョンの多重放送に関する技術が発達し、こ
れに伴い種々のテレビ多重方式が提案されている。この
一方式として提案されているのがテレビ文字多重放送で
ある。テレビ文字多重放送では水平の走査期間内に２４
８ドツトの表示が可能なように規格化されており、この
ことより表示制御用クロックにはテレビジョンの水平同
期信号と同期し、なおかつ２４８ドツト表示できるため
に、またテレビジョンのオーバースキャン量との兼合せ
より、５．７３ＭＨｚ近くの周波数をもつクロックが使
用され、水平同期信号とＰＬＬで同期をとる回路を使用
するときには、８ ／ ５ ｆｓｃ（ｆｓｃ ：クロマ
サブキャリャー周波数）の周波数のクロックがよく使用
されている。
れに伴い種々のテレビ多重方式が提案されている。この
一方式として提案されているのがテレビ文字多重放送で
ある。テレビ文字多重放送では水平の走査期間内に２４
８ドツトの表示が可能なように規格化されており、この
ことより表示制御用クロックにはテレビジョンの水平同
期信号と同期し、なおかつ２４８ドツト表示できるため
に、またテレビジョンのオーバースキャン量との兼合せ
より、５．７３ＭＨｚ近くの周波数をもつクロックが使
用され、水平同期信号とＰＬＬで同期をとる回路を使用
するときには、８ ／ ５ ｆｓｃ（ｆｓｃ ：クロマ
サブキャリャー周波数）の周波数のクロックがよく使用
されている。
また、テレビジョンの信号処理をディジタル化したディ
ジタルテレビも近年提案され、そのサンプリング周波数
をＮＴＳＣ方式、パル方式、セカム方式の３つの方式に
都合のよいように８５８ｆＨ＝１３．５ＭＨｚの周波数
をもち水平同期信号と同期のかかったクロックが使用さ
れている。
ジタルテレビも近年提案され、そのサンプリング周波数
をＮＴＳＣ方式、パル方式、セカム方式の３つの方式に
都合のよいように８５８ｆＨ＝１３．５ＭＨｚの周波数
をもち水平同期信号と同期のかかったクロックが使用さ
れている。
そこで、従来ディジタルテレビに文字放送デコーダを内
蔵しようとするときにはディジタルテレビ側に水平同期
信号に同期のとれたクロックがあるにもかかわらず、文
字放送デコーダの表示制御クロック発生回路を別に設け
ていた。第３図ないし第５図に基づいて従来の方式を説
明する。
蔵しようとするときにはディジタルテレビ側に水平同期
信号に同期のとれたクロックがあるにもかかわらず、文
字放送デコーダの表示制御クロック発生回路を別に設け
ていた。第３図ないし第５図に基づいて従来の方式を説
明する。
第３図は文字放送デコーダを内蔵したディジタルテレビ
のブロック図である。同図において、２１はチューナ、
２２はＶＩＦ、２３は音声用Ａ／Ｄコンバータ、２４は
映像、同期用Ａ／Ｄコンバータ、２５はサンプリングク
ロック（１３，５ＭＨｚ）発生回路、２６は音声復調増
幅回路、２７は輝度増幅色復調回路、２８は同期分離偏
向処理回路、２９は音声用Ｄ／Ａコンバータ、３０は映
像用Ｄ／Ａコンバータ、３１は文字多重信号よりデコー
ドしたＲ６Ｂ音声とＴＶのＲＧＢ音声を切換える回路、
３２は音声出力回路、３３は映像出力回路、３４は偏向
出力回路、３５は文字多重信号のデコーダ、３６はスピ
ーカであり３７はＣＲＴである。ここで、クロック発生
回路２５は１３．５ＭＨｚの発振器をもち、水平の同期
信号とＰＬＬ構成になり、その信号で映像信号のサンプ
リング。
のブロック図である。同図において、２１はチューナ、
２２はＶＩＦ、２３は音声用Ａ／Ｄコンバータ、２４は
映像、同期用Ａ／Ｄコンバータ、２５はサンプリングク
ロック（１３，５ＭＨｚ）発生回路、２６は音声復調増
幅回路、２７は輝度増幅色復調回路、２８は同期分離偏
向処理回路、２９は音声用Ｄ／Ａコンバータ、３０は映
像用Ｄ／Ａコンバータ、３１は文字多重信号よりデコー
ドしたＲ６Ｂ音声とＴＶのＲＧＢ音声を切換える回路、
３２は音声出力回路、３３は映像出力回路、３４は偏向
出力回路、３５は文字多重信号のデコーダ、３６はスピ
ーカであり３７はＣＲＴである。ここで、クロック発生
回路２５は１３．５ＭＨｚの発振器をもち、水平の同期
信号とＰＬＬ構成になり、その信号で映像信号のサンプ
リング。
輝度９色復調のプロセッシング、偏向信号のプロセッシ
ングを行なうことのマスタークロックになっている。
ングを行なうことのマスタークロックになっている。
第４図は文字放送デコーダの詳細ブロック図である。同
図において、４１は文字信号分離回路、４２は誤り訂正
回路、４３はＣＰＵのプログラムＲＯＭ、４４はＣＰＵ
のワークＲＡＭ、４５は文字データのバッファＲＡＭ、
４６は漢字等が入っているキャラクタＲＯＭ、４７はペ
ージ選択等に使用するキーボード、４８はキーボード信
号のインターフェイス回路、４９はＣＰＵ、５０は表示
制御用クロック発生回路、５１は表示制御バス制御回路
、５２はビデオカラーメモリ、５３はビデオパターンメ
モリ、５４はカラーマトリクス、５５は付加音のインタ
ーフェイスであり、５６は付加音デコーダで構成されて
いる。
図において、４１は文字信号分離回路、４２は誤り訂正
回路、４３はＣＰＵのプログラムＲＯＭ、４４はＣＰＵ
のワークＲＡＭ、４５は文字データのバッファＲＡＭ、
４６は漢字等が入っているキャラクタＲＯＭ、４７はペ
ージ選択等に使用するキーボード、４８はキーボード信
号のインターフェイス回路、４９はＣＰＵ、５０は表示
制御用クロック発生回路、５１は表示制御バス制御回路
、５２はビデオカラーメモリ、５３はビデオパターンメ
モリ、５４はカラーマトリクス、５５は付加音のインタ
ーフェイスであり、５６は付加音デコーダで構成されて
いる。
第５図は１表示クロック発生の詳細ブロック図である。
同図において、６１は８ｆｓｃ発振回路、６２は１／１
８２０分周回路、６３はフィルタ、６４は位相検波回路
で、８ｆｓｃ発振回路６１．１／１８２０分周回路６２
゜フィルタ６３とともにＰＬＬを構成し水平と同期をと
っている。６５は１７５分周回路で８ ／ ５ ｆｓｃ
の表示クロックを出力している。
８２０分周回路、６３はフィルタ、６４は位相検波回路
で、８ｆｓｃ発振回路６１．１／１８２０分周回路６２
゜フィルタ６３とともにＰＬＬを構成し水平と同期をと
っている。６５は１７５分周回路で８ ／ ５ ｆｓｃ
の表示クロックを出力している。
（発明が解決しようとする問題点）
上記構成においては回路も複雑で部品点数も多く原価高
になる欠点があった。
になる欠点があった。
本発明の目的は、従来の欠点を解消し、１つのクロック
発生回路だけでディジタルテレビのマスタクロックと文
字放送デコーダの表示クロックを発生させることのでき
る表示制御クロック発生回路を提供することである。
発生回路だけでディジタルテレビのマスタクロックと文
字放送デコーダの表示クロックを発生させることのでき
る表示制御クロック発生回路を提供することである。
（問題点を解決するための手段）
本発明の表示制御クロック発生回路装置は、１３．５Ｍ
Ｈｚを発振する発振回路と、この発振回路の信号を入力
としてテレビジョンの水平周波数まで分周する分周回路
と、この分周回路の信号と水平同期信号を入力とする位
相検波回路と、この位相検波回路の出力をフィルタする
フィルタ回路と、そのフィルタされた検波信号で１３．
’５ＭＨｚの発振器路をコントロールする手段と、１３
．５ＭＨｚの発振回路よりの信号と、水平同期信号を入
力とする２７５分周回路とで構成されるものである。
Ｈｚを発振する発振回路と、この発振回路の信号を入力
としてテレビジョンの水平周波数まで分周する分周回路
と、この分周回路の信号と水平同期信号を入力とする位
相検波回路と、この位相検波回路の出力をフィルタする
フィルタ回路と、そのフィルタされた検波信号で１３．
’５ＭＨｚの発振器路をコントロールする手段と、１３
．５ＭＨｚの発振回路よりの信号と、水平同期信号を入
力とする２７５分周回路とで構成されるものである。
（作 用）
本発明は、以上の構成により、ディジタルテレビのマス
タークロックに従来どおり１３．５ＭＨｚの発振器をも
ち、それを水平とＰＬＬを構成にして同期をとる。他方
文字放送デコーダには表示制御ブロック発生回路として
１３．５ＭＨｚの信号を入力として水平同期信号でリセ
ットがかけられた２７５分周回路を使用することで解決
する。
タークロックに従来どおり１３．５ＭＨｚの発振器をも
ち、それを水平とＰＬＬを構成にして同期をとる。他方
文字放送デコーダには表示制御ブロック発生回路として
１３．５ＭＨｚの信号を入力として水平同期信号でリセ
ットがかけられた２７５分周回路を使用することで解決
する。
（実施例）
本発明の一実施例を第１図および第２図に基づいて説明
する。
する。
第１図は本発明の一実施例による表示制御クロック発生
回路図である。同図において１は１０ビツト１カウンタ
、２はインバータ、３，４，５．６はラッチ回路（Ｄフ
リップフロップ）であり、７゜８’、９，１０はＮ Ａ
Ｎ’ ０回路である。
回路図である。同図において１は１０ビツト１カウンタ
、２はインバータ、３，４，５．６はラッチ回路（Ｄフ
リップフロップ）であり、７゜８’、９，１０はＮ Ａ
Ｎ’ ０回路である。
クロック入力（１）より入力された１３ 、５ Ｍ ｌ
（ｚの信号を２７５分周して５ 、４ Ｍ Ｈｚの信号
を得ている。
（ｚの信号を２７５分周して５ 、４ Ｍ Ｈｚの信号
を得ている。
ここで１３．５ＭＨｚ ＝８５８ｆＨ（ｆＨ：水平周波
数）となっているが、これを２７５しても整数にならず
、その結果そのままにすれば各Ｈごとに表示クロックの
位相がずれてしまう。そこで１０ピッｌ−カウンタのク
リヤ端子に、水平同期信号より作ったリセットパルスを
入力し、再び水平と同期をとっている。このような回路
構成にすれば、２つのＰＬＬを使用したクロック発生回
路は不必要となり、１つのＰＬＬでクロックを発生させ
ることができる。
数）となっているが、これを２７５しても整数にならず
、その結果そのままにすれば各Ｈごとに表示クロックの
位相がずれてしまう。そこで１０ピッｌ−カウンタのク
リヤ端子に、水平同期信号より作ったリセットパルスを
入力し、再び水平と同期をとっている。このような回路
構成にすれば、２つのＰＬＬを使用したクロック発生回
路は不必要となり、１つのＰＬＬでクロックを発生させ
ることができる。
第２図は、第１図に示す表示制御クロック発生回路のタ
イミングチャートである。同図において、■ないし■は
第１図に示す■ないし■に対応している。
イミングチャートである。同図において、■ないし■は
第１図に示す■ないし■に対応している。
（発明の効果）
本発明によれば、２つのＰＬＬを使用したクロック発生
回路を使用しなくとも、１つのクロック発生回路でディ
ジタルテレビのマスタクロックと文字放送デコーダの表
示クロックを発生させることができ、回路を簡単にし、
部品点数も少なくなり原価低減等実用上の効果は大であ
る
回路を使用しなくとも、１つのクロック発生回路でディ
ジタルテレビのマスタクロックと文字放送デコーダの表
示クロックを発生させることができ、回路を簡単にし、
部品点数も少なくなり原価低減等実用上の効果は大であ
る
第１図は本発明の一実施例による表示制御クロック発生
回路図、第２図は第１図に示す回路のタイミングチャー
ト、第３図は従来の文字放送デコーダを内蔵したディジ
タルテレビのブロック図、第４図は同文字放送デコーダ
の詳細ブロック図、第５図は同表示クロック発生の詳細
ブロック図である。 １・・・ビットカウンタ、 ２・・・インバータ、３
．４，５．６・・・ラッチ回路（Ｄフリップフロップ）
７，８，９，１０・・・ＮＡＮＤ回路。 特許出願人 松下電器産業株式会社 ○ Ｏｅ＠０ ■Ｏｏ■Ｏ○
回路図、第２図は第１図に示す回路のタイミングチャー
ト、第３図は従来の文字放送デコーダを内蔵したディジ
タルテレビのブロック図、第４図は同文字放送デコーダ
の詳細ブロック図、第５図は同表示クロック発生の詳細
ブロック図である。 １・・・ビットカウンタ、 ２・・・インバータ、３
．４，５．６・・・ラッチ回路（Ｄフリップフロップ）
７，８，９，１０・・・ＮＡＮＤ回路。 特許出願人 松下電器産業株式会社 ○ Ｏｅ＠０ ■Ｏｏ■Ｏ○
Claims (1)
- １３．５ＭＨｚを発振する発振回路と、該発振回路の信
号を入力としてテレビジョンの水平周波数まで分周する
分周回路と、該分周回路の信号と水平同期信号入力とす
る位相検波回路と、該位相検波回路の出力をフィルタす
るフィルタ回路と、そのフィルタされた検波信号で１３
．５ＭＨｚの発振回路をコントロールする手段と、前記
１３．５ＭＨｚの発振回路よりの信号と、水平同期信号
を入力とする２／５分周回路とで構成されることを特徴
とする表示制御クロック発生回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021117A JPS62180689A (ja) | 1986-02-04 | 1986-02-04 | 表示制御クロツク発生回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021117A JPS62180689A (ja) | 1986-02-04 | 1986-02-04 | 表示制御クロツク発生回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62180689A true JPS62180689A (ja) | 1987-08-07 |
Family
ID=12045933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61021117A Pending JPS62180689A (ja) | 1986-02-04 | 1986-02-04 | 表示制御クロツク発生回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62180689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01193784A (ja) * | 1988-01-28 | 1989-08-03 | Matsushita Electric Ind Co Ltd | 静止画像表示装置 |
-
1986
- 1986-02-04 JP JP61021117A patent/JPS62180689A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01193784A (ja) * | 1988-01-28 | 1989-08-03 | Matsushita Electric Ind Co Ltd | 静止画像表示装置 |
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